摘要：面向高性能计算机、人工智能、无人系统对电子芯片高性能、高集成度的需求，以 2.5D、3D 集成技术为代表的先进封装集成技术，不仅打破了当前集成芯片良率降低、成本骤升的困境，也是实现多种类型、多种材质、多种功能芯粒集成的重要手段。本文对多芯粒 2.5D、3D 集

多芯粒 2.5D/3D 集成技术研究与应用现状

王根旺 李璐 潘鹏辉 李宝霞

（西安微电子技术研究所）

摘要：

面向高性能计算机、人工智能、无人系统对电子芯片高性能、高集成度的需求，以 2.5D、3D 集成技术为代表的先进封装集成技术，不仅打破了当前集成芯片良率降低、成本骤升的困境，也是实现多种类型、多种材质、多种功能芯粒集成的重要手段。本文对多芯粒 2.5D、3D 集成方案研究现状与技术水平进行总结分析，包括大尺寸中介层 2.5D 技术、低互连节距 3D 堆叠互连技术、玻璃基集成技术等。并总结了不同集成方案技术的主要发展方向与亟待攻克的技术难点。在此基础上，进一步归纳了多芯粒 2.5D、3D 集成技术在数字、光电、微电子机械等集成芯片与器件领域的应用，分析了多芯粒2.5D、3D 封装集成技术未来发展与应用方向，为微小型多功能一体化集成芯片与系统的实现提供发展思路。

面对高性能计算机（high performance computer,HPC）、人工智能（artificial intelligence）、无人系统对电子芯片高性能、高集成度、多功能需求的不断提高，一体化集成芯片成为了未来电子系统发展的重要方向[1-2]。然而，单纯基于 SOC（system on chip）技术的集成芯片在性能提升与多功能化的道路上面临着诸多问题，尤其是工艺制程继续缩小的难度呈现指数增大以及产品良率下降等。面对此瓶颈，台积电、英特尔等世界龙头企业提出了采用不同制程工艺分别制造不同芯粒，再在封装过程中对多个芯粒进行集成。该方法可有效降低集成芯片制造成本、提高产品良率，同时实现 SOC 集成与多功能化[3]。因此，除了“继续缩短制程”、“研制新原理器件”以外，基于多芯粒集成的先进封装技术成为了能够打破当前技术瓶颈又一条技术路线。并且由于继续缩短制程面临着技术、成本瓶颈，研制基于二维材料、宽禁带半导体等材料的新原理器件也离实际应用较远[4]，因此多芯粒集成技术成为了快速提升芯片性能、实现多功能芯片产品化应用的重要手段。

目前，基于多芯粒的先进封装技术已经在英特尔、AMD、三星等企业的高端产品中成功应用，并且成为了世界各个机构、组织争相布局与发展的核心技术[5]。如美国国家标准与技术研究院、美国国家半导体技术中心等机构相继颁布一系列政策，重点发展多芯粒的 2.5D 集成、3D 集成、光电共封等，并强调了多种制造、材料、功能芯粒的集成堆叠将是微电子技术发展的下一个浪潮。台积电、英特尔、三星、AMD 等半导体龙头企业也在针对先进封装技术进行资源整合，建立发展联盟与技术平台，旨在争夺技术制高点并快速占领市场[6]。中国大陆方面，以长电科技、通富微电为代表的封装企业，以中国科学院、清华大学、北京大学、中国电子科技集团有限公司、中国航天科技集团有限公司为代表的研究机构均相继建立多项 2.5D、3D 集成技术能力，并成功研制了相关产品样件[7-8]。由此可见，多芯粒的 2.5D、3D 集成将是未来电子领域发展的重要方向。

本文以多芯粒的 2.5D、3D 集成技术为重点，总结当前世界先进集成技术方案与技术水平，分析不同技术优缺点与应用范围，归纳 2.5D、3D 集成技术发展方向与面临的技术难题。在此基础上，对基于 2.5D、3D 集成技术或相关技术的产品应用现状进行归纳与分析，探究该技术未来重点应用方向，包括数字芯片集成、高带宽内存（high band width memory, HBM）、互补金属氧化物半导体图像传感 器 （complementary-metal-oxide-semiconductor image sensor, CIS）、 集 成 无 源 器 件 （integrated passive device, IPD）、 微 电 子 机 械 系 统 （micro-elector-mechanical system, MEMS）集成等。最后，对多芯粒的 2.5D、3D 集成技术面临的技术瓶颈与未来发展、应用方向进行总结，为后续实现高性能、多功能集成芯片提供研究方向参考。

1 多芯粒集成技术研究现状

传统芯片封装技术主要是将单个芯片进行封装， 然 后 通 过 封 装 基 板 或 直 接 焊 接 至 线 路 板（printed circuit board, PCB）上形成电学互连。先进封装技术则是针对多个芯片或芯粒进行集成与封装。按照芯粒间电学互连的空间维度，多芯粒集成可分为 2D、2.1D、2.3D、2.5D、3D 集成技术，如图 1 所示[9]。2D 集成是将多个芯粒焊接至封装基板上，利封装基板上的电路实现芯粒之间水平方向上 的 电 学 互 连 。 2.1D 集成 则 是 在 芯 粒 与 封 装基板之间多了有机再布线层（re-distribution layer,RDL）。该层具有密度相对较高的互连线，并可嵌入硅基转接结构以满足高密度互连与较好的信号传输能力的需求。2.3D 与 2.5D 技术则在芯粒与封装基底之间加入一层无源的中介层（interposer，或称转接板、转接基板等）。前者采用有机中介层，后者 则 是 是 使 用 基 于 硅 通 孔 （through silicon via,TSV）的硅中介层。无源中介层的主要功能是实现多个芯粒在水平方向的高密度互连以及芯粒与封装基板在垂直方向上的互连。3D 封装技术则是利用有源的 TSV 中介层，或直接在芯粒上制备 TSV、互连微凸点与 RDL 等结构，通过等回流焊接、热压焊接、键合连接等方式实现有源芯粒在垂直方向上的堆叠集成。另外，随着异质异构芯片集成的需求的 出 现 ， 2.5D、 3D 集成 基 于 已 不 再 局 限 于TSV 技术，基于玻璃、陶瓷等材料的集成技术也在不 断 发 展 。 在 一 些 粗 略 分 类 中 ， 2.1D、 2.3D、2.5D 技术也被统称为 2.5D 技术。本文将将采用该分类方法，对多芯粒的 2.5D、3D 集成技术现状进行总结与分析。

1.1 2.5D 封装集成技术

2.5D 封装集成技术的有机布线层、有机中介层、TSV 中介层上均可制备密度较高、性能优异的互连线，因此可以实现不同类型、不同制程的芯粒在水平方向上的高密度集成，不仅提高了集成芯片工艺良率，降低了集成芯片成本与能耗，也是实现多种功能芯粒集成的重要手段。目前，2.5D 技术的 典 型 代 表 有 英 特 尔 的 嵌 入 式 多 芯 片 互 连 桥（embedded multi-die interconnect bridge, EMIB）技术、台积电的 CoWoS（chip-on-wafer-on-substrate）技术、三星的 I-Cube 等。

EMIB 技术是在封装基板的有机层中嵌入硅转接桥 ， 提 高 了 芯 粒 间 的 局 部 互 连 密 度 [10]。由 于EMIB 技术不仅可以实现高密度的 I/O（每毫米的I/O 数量达 1 000 个以上），使得整个集成芯片的带宽提高，并且由于不采用 TSV 及有机中介层，其结构与工艺较为简单，具有较好的工艺良率与较低的成本。由于 EMIB 位于封装基板上，不影响其他封 装 技 术 的 实 现 ， 因 此 也 可 以 与 其 他 2.5D、3D 封装技术相兼容，改善其它封装技术中的互连密度与信号传输能力[11]。EMIB 的技术难点在于硅桥的嵌入过程，包括嵌入精度控制、嵌入后硅桥的翘曲以及硅与有机层、芯片粘接膜之间膨胀系数不匹配导致的界面质量问题[12] 。目前，英特尔进一步提高了 EMIB 技术的部分封装工艺及设备能力，包括选取新型绝缘与界面材料、提高互连结构表面质量、提高芯粒定位与放置精度的提高等，使得互连节距缩小至 36μm [13]。

CoWoS 是将多个芯粒焊接至无源中介层上，使用中介层上的高密度布线进行集成互连。该技术可实现数量较多芯粒的高密度、低功耗集成。按照中介层材料不同，CoWoS 技术可分为基于硅中介层的 CoWoS-S、基于有机中介层的 CoWoS-R 以及局部硅中介层与全局有机中介层复合的 CoWoS-L。CoWoS-S 采用硅中介层、TSV 以及微凸点互连等技 术 可 实 现 动 态 随 机 存 储 器 （dynamic random access memory, DRAM）、 ARM（advance RISC machine）处理器、中央处理器（central processing unit, CPU）、HBM 等多种芯粒的 2.5D 集成，且表现出了较好的可靠性[14]。目前，第五代 CoWoS-S 技术将中介层的尺寸已达 2 500 mm2，可以集成多个逻辑芯片以及 8 个 HBM[15]。CoWoS-R 则采用了多层有机 RDL 作为中介层，使得垂直互连长度远小于硅中介层中的 TSV，因而互连链路的插入损耗大幅度减小，提高了高速 I/O 的性能[16]。有机中介层也可承受 1 000 次以上的−65°C～150°C 的温度循环），具有较好的可靠性[17]。为了继续提高 CoWoS-R 的互连密度与互连电路性能，台积电将 RDL 线宽与间距缩小至 1 μm，并采用厚铜布线（厚度 提 高 至 4 μm） [16]。 在 CoWoS-S、 CoWoS-R 集成技术基础上，台积电提出了基于局部硅转接和全局有机中介层的 CoWoS-L 技术，结合了硅中介层布线密度高、有机中介层电学性能好的优势，并且有望实现更大尺寸、更低损耗的多芯粒集成，其结构如图 2 所示[18]。目前，CoWoS-L 技术的中介层面积已达到 4 000 mm2，远大于硅中介层，具有集成 6 个 SOC 芯片以及 12 个 HBM 的能力，降低 30% 的信号传输损耗[19]。由于全局有机基板的使用，该技术未来有望实现更大的中介层面积，以集成更多数量的芯粒，成为了台积电未来重要发展方向。三星的 I-Cube 同样是基于硅、有机中介层的 2.5D 集成技术，技术手段较为类似，本文不再详细阐述。

2.5D 技术主要是实现多个芯粒在水平方向上的互连，更大尺寸的中介层意味着可以集成更多数量的芯粒。然而，为实现更大尺寸、更高性能的中介层，解决大尺寸集成中存在的结构翘曲、组件可靠性以及信号传输能力等问题成为了需要攻克的技术难点。如三星将 ASIC、HBM 等芯粒进行 2.5D集成与底部填充后，对整个集成芯片进行了塑封，再焊接至具有加强环结构的封装基板上[20]。塑封材料与加强环结构能够有效地缓解大尺寸中介层中的翘曲问题，使翘曲减小至 50 um。并且该结构也提高了组件可靠性，可承受−55°C～125°C 的温度循环[21]。台积电在第五代 CoWoS-S 中加入了集成电容以提高电源完整性，并且采用新型的微凸点结构与 TSV 结构 ， 减 小 了 电 阻 、 插 入 损 耗 与 回 波 损耗，同时研制了一种热界面材料，降低了集成芯片的热阻抗[15]。台积电也开发了集成了 IPD 与硅转接结构的 CoWoS-R+方案，进一步降低了信号传输中的损耗[22]。类似地，CoWoS-L 中也采用了集成电容对信号传输能力进行了优化，并且全局有机中介层也有利于缓解大尺寸集成中的翘曲问题[18]。因此，随着集成芯粒数量的增加， 2.5D 集成技术在大尺寸中介层的结构可靠性、电学特性等方面仍面临诸多亟待攻克的技术难点。

1.2 3D 封装集成技术

在面临 2.5D 中介层尺寸增大、信号传输能力提高存在瓶颈时，能够在垂直方向进行芯粒堆叠集成的 3D 封装集成技术成为了进一步提高集成密度的重要手段。3D 集成的关键是需要在有源芯粒或中介层上制造互连通孔，然后对芯粒进行堆叠与垂直电互连。目前，最先进的 3D 集成技术有英特尔的 Foveros、台积电的 SoIC、AMD 的 3D V-chache、三星的 X-Cube 等。

Foveros 技术主要利用 TSV、RDL 以及层间微凸点实现有源芯片的堆叠互连，更适用于高集成密度、对内存带宽要求更高的产品。目前，Foveros的互连节距可到 36-50 μm，有望实现较高密度的集成，同时集成芯片具有较好的可靠性与信号传输能力[23, 24]。然而，TSV 的大量使用会导致传输损耗增加、带宽减小，互连凸点的尺寸难以继续缩小也限制了集成密度的提高。因此，英特尔提出了 Foveros Omni 与 Foveros Direct 技术 。 Foveros Omni 采用 一 种 全 方 向 层 间 互 连 技 术 （omni directional interconnect， ODI）， 如 图 3 所示 [25]。相比于只能进行单一方向互连的 TSV 硅中介层，ODI 利用铜柱连接结构或嵌入式芯粒代替 TSV，可以实现芯片之间的连接以及顶部芯片、底部芯片分别与封装基板之间的连接。ODI 使得集成芯片在整体尺寸不增加的情况下避免过长的布线，并能够保持 高 带 宽 传 输 ， 且 有 利 于 降 低 工 艺 成 本 。Foveros Direct 则是采用混合键合（hybrid bonding,HB）技术实现芯粒层间堆叠互连，由于 HB 是一种无凸点的垂直互连，可使互连节距小至 3 μm，并且具有较小的互连电阻与寄生电容[26]。该技术是未来 实 现 高 密 度 集 成 的 重 要 手 段 。 英 特 尔 基 于HB 技术还提出一种准单片系统（quasi-monolithic chips, QMC）。其目的是打破芯片制造与封装之间的壁垒，使晶圆厂就可以完成整个芯片制造与封装集成过程[27]。但 QMC 技术增加了 SiO2 绝缘层的制备、磨平以及制孔等工艺，易出现绝缘层崩边、芯片边角处应力集中、晶圆翘曲等问题。

台积 电 的 SoIC 技术 也 采 用 TSV、 HB 等技术，以实现 10 μm 以下互连间距的高密度 3D 集成，并具有较高的带宽、较低的功耗以及优异的电源与信号完整性。研究表明，与其他封装技术相比，SoIC 可以将互连密度提高 16 倍，带宽密度提高 191 倍，能耗降低 95 %[28]。为进一步提高互连密度 ， 第 四 代 SoIC 技术 的 互 连 节 距 可 以 小 至3 μm，第五代技术有望减小至 2 μm[29]。SoIC 技术关键指标的提升如表 1 所示。另外，台积电也提出了更高互连密度的 SoIC-UHD 技术，有望将互连节距降低至 0.9 μm[30]。

类似地，AMD 的 3D V-Chache 技术以及三星的 X-Cube 技术也是基于 TSV、凸点互连或 HB 技术的 3D 集成技术，并也朝向低节距、低功耗互连发展[31]。

综上可知，降低互连节距是 3D 集成技术目前发展的重点方向。HB 技术的出现与应用为高密度互连提供了技术支持，是未来主流互连技术发展方向。然而，HB 不仅对工艺环境、设备能力方面提出了较高的需求，同时低节距的互连还会导致信号传输干扰、电流拥挤等问题[26]。因此，基于 HB 的3D 集成技术在结构设计、电源信号完整性方面还需要进一步提升。另外，与 2.5D 集成类似，TSV的出现也会引起阻抗大、发热累积等问题。ODI 技术就 是 采 用 铜 柱 等 互 连 结 构 ， 减 少 了 TSV 的数量，使得组件的电学性能得到改善[25]。因此，在不断提高互连密度的同时，解决低互连节距与高性能电学特性之间的矛盾，是未来 3.5D 集成技术研究的重点。

1.3 多基材集成技术

在 2.5D、3D 集成技术不断发展的同时，硅基集成技术在材料丰富程度、工艺成本、功能多样性等方面的先天短板也日益明显。玻璃、陶瓷等材料成为了进一步丰富封装结构、实现多功能芯片集成的关键。佐治亚理工学院提出了采用玻璃中介层可有效减小信号传输损耗、降低成本，同时通过调控玻璃的热膨胀系数等特性可以解决硅芯粒与基板之间直接互连的可靠性问题，降低封装成本[32]。为此，佐治亚理工采用激光烧蚀的方法在玻璃上制备了直 径 为 15 μm 的玻 璃 通 孔 （through glass via,TGV）， 其 插 入 损 耗 可 低 至 0.15 dB[33]。进 一 步地，康宁公司在玻璃上制备了 TGV 与 RDL，获得了高性能的玻璃中介层，证实了玻璃中介层的信号损耗小于硅中介层[34]。在玻璃中介层可靠性方面，Unimicron 公司制备了尺寸为 21 mm×14 mm、厚度为 0.1 mm 的 2.5D 玻璃中介层[35]。并且该中介层在进行了 172 次−55℃～125℃ 的温度循环后，性能无明显变化。Dai Nippon Printing 公司则制备了具有线宽/间距约为 2 μm 的玻璃中介层。该基板可承受1 000 次的−40℃-80℃ 的温度循环[36]。然而，激光烧蚀技术制备的 TGV 侧壁质量较差，且难以实现小尺寸、高深宽比通孔，限制了玻璃 2.5D 集成技术的互连密度提高。为此，LPKF 公司提出的激光诱导刻蚀技术可进行小尺寸 TGV、大尺寸填埋槽以及多种图形的玻璃刻蚀加工[37]。并且通过将芯粒填埋在玻璃基板中，可以实现多种芯粒的扇入、扇出以及堆叠集成，如图 4 所示。佐治亚理工大学也实现了槽结构的制备，并将 IC 芯片埋入玻璃基板内实现了玻璃基 3D 集成，并表明该技术成本较低、翘曲程度小于塑封扇出技术[38]。

陶瓷材料具有耐高温、耐腐蚀、气密性好、成本低等特点，是封装技术中必不可少的关键材料。由于陶瓷材料具有可调的膨胀系数，因此陶瓷材料多用 于 封 装 基 板 中 ， 以 提 高 芯 片 、 封 装 基 板 、PCB 的整体可靠性[39]。另一方面，随着高性能、一体化集成芯片的需求不多增加，散热问题成为了产品可靠性的关键。高导热率的陶瓷材料为高性能散热提 供 了 技 术 手 段 [40]。然 而 ， 受 限 于 陶 瓷 通 孔（through ceramic via, TCV）制备精度、再布线密度等，陶瓷基板难以实现芯粒间的高密度互连，在 2.5D、 3D 集成 中 的 应 用 较 为 局 限 。 直 径 100μm 以下 的 TCV 制备 成 为 了 未 来 陶 瓷 基 2.5D、3 D 集成的关键难题[41]。

2 多芯粒集成技术应用现状

2.1 数字芯粒集成

随着多芯片集成技术的不断发展，多种数字芯粒的 2.5D、3D 集成逐渐应用于商业化芯片与电子系统 中 。 EMIB 技术 已 应 用 于 英 特 尔 的 Stratix10 系列 、 AgileX 系列 的 现 场 可 编 程 逻 辑 门 阵 列（field programmable gate array, FPGA）芯 片 产品，实现了基于 2.5D 无源基板的芯粒之间、芯粒与收发器的互连[42-43]。相比于 EMIB，CoWoS 以更

高集 成 密 度 、 更 低 功 耗 、 更 高 算 力 的 优 势 ， 在NVIDIA 的高端 GPU 中更具有巨大的应用潜力，有望满足未来 AI、HPC 技术的需求[44]。LakeField处理器最早采用了 3D 集成 Foveros 技术，实现了来 自 10 nm 制程 工 艺 与 22 nm FinFET 工艺 的CPU、GPU、IPU 以及其他基础芯粒的集成，集成后的尺寸小至 12 mm×12 mm×1 mm[45]。新一代的Meteor Lake 处理器以及后续的 Arrow Lake、Lunar Lake 等产品都将继续采用 Foveros 集成技术[46]。英特尔 的 Ponte Vecchio 系 列 GPU 则采 用 了 结 合EMIB、Foveros 的 Co-EMIB 技术，将来自 5 种不同制程工艺的 47 颗逻辑芯片、SRAM、HBM 等芯粒进行了 2.5D、3D 集成，如图 5 所示。其中，采用了 11 个 EMIB 结构实现了多种芯粒的 2.5D 集成，采用 Foveros 将存储芯片进行了 3D 堆叠[11]。AMD 的在多款 EPYC、RYZEN 处理器运用 3D V-chache 集成 技 术 ， 将 L3 缓存 提 高 至 96 MB[47-48]。因此，多种 2.5D、3D 集成技术已成功在商业化产品中得到应用，为芯片微型化、功能多样化与性能提升提供了技术手段。

2.2 高带宽内存

2013 年， AMD 联 合 SK 海力 士 推 出 了 基 于3D 集成 技 术 的 多 层 堆 叠 的 高 带 宽 DRAM——HBM，并 且 定 义 了 JESD235 行业 标 准 。 随 后 ，SK 海力士报道了 4 层 DRAM 堆叠的 HBM。该堆叠内存的带宽为 128 GB/s，内存容量为 1 GB[49]。HBM 层间连接方式采用 TSV 与微凸点回流焊接技术，单个 TSV 的阻抗可降低至 0.1 Ω。在此基础上，SK 海力士建立了 TSV 修复技术，并对该产品的带 宽 等 性 能 、 测 试 方 法 进 行 了 提 升 [50]。 2016年，三星报道了第二代产品 HBM2。其堆叠层数为 8 层，单个引脚速率为 2.4 Gb/s，内存容量为 8GB，电压为 1.2 V，带宽提升至 314 GB/s，并通过改进刷新方案、TSV 布局等进一步提高了 HBM 的能量 效 率 [51]。 HBM2 内存 堆 栈 不 仅 比 HBM1 更快，而且容量更大。2020 年，JESD235C 标准规定了新一代 HBM2E 的指标。三星与海力士都推出了相关 产 品 ， 实 现 了 8 个的 芯 片 堆 叠 ， 内 存 为 16GB，整体带宽可达 640 GB/s，且单个引脚速率可达 5.0 Gb/s，电压降低至 1.1 V[52-53]。

2022 年， JEDEC 正式 发 布 HBM3 标 准JESD238。根据此标准，SK 海力士的 HBM3 产品首次实现了垂直堆叠 12 个 DRAM 芯片，芯片容量为 16 GB，单个引脚速率为 7.0 Gb/s，最大带宽为896 GB/s，且电压降低至 1V，功耗降低 15 %[54]。三星也报道了带宽为 1 024 GB/s 的 HBM3，单个引脚速率为 8.0 Gb/s，可实现 8、12 层的堆叠，内存容量为 16 GB、24 GB[55, 56]。并且将机器学习等技术引入到 HBM 的布局设计中。随后，三星进一步将待宽提升至 1.15 TB/s，单个引脚速率可达 9.0Gb/s，电压降为 0.66 V，采用的芯片制程也缩短至4 nm[57]。 2024 年， SK 海力 士 提 出 了 HBM3E 技术，实现了最大 16 层的 DRAM 堆叠，将内存提高至 48 GB、带宽提高至 1 280 GB/s[58]。与 HBM3 相比， 该 技 术 一 方 面 优 化 了 TSV 的设 计 与 加 工 位置，包括芯片边缘、四角、中心等，使得与电源、地相连的 TSV 数量提高 475%，进而使动态电压下降 75%。HBM 产品关键技术指标的提升变化如表 2 所示。随着性能的不断提升，HBM 在 GPU 等产品中得到了应用，是发展高性能计算的关键[59]。目前，HBM 的堆叠仍采用 TSV 工艺、批量回流焊、底部填充等互连技术等技术，微凸点互连限制了集成密度的提高，这将是 HBM 未来性能的重大阻碍。而高互连密度的 HB 技术在 HBM 中的应用目前还存在技术与良率问题。根据 SK 海力士、三星的 技 术 规 划 ， 未 来 的 HBM4 在内 存 、 堆 叠 层数、 带 宽 等 性 能 方 面 将 进 一 步 提 高 ， 同 时 也 将HB 技术列为关键突破难点，以实现更高的集成密度。

2.3 CMOS 图像传感器

封装 集 成 中 的 TSV 工艺 为 实 现 背 面 辐 照（back-illuminated，BI）CIS 与数字芯片的三维集成提供了基础。Sony 公司推出了一款双层堆叠的BI-CIS，将感光芯片堆叠在逻辑芯片、模数转换（analog-to-digital converters， ADC）芯 粒 上 ， 并采用 TSV 实现双层芯片的电学互连[60]。在此基础上，Sony 又提出了具有双单元 ADC 的 BI-CIS 产品，使产品的刷新速率提高至 120 fps，且分辨率达 16M 像素[61]。在此双层 BI-CIS 结构中，层间的电学 连 接 是 在 感 光 区 域 的 侧 边 制 备 TSV。虽 然TSV 便于 层 间 互 连 ， 但 也 会 占 用 一 部 分 芯 片 尺寸。为进一步减小芯片的整体尺寸，Sony 在芯片背面进行布线，并用 HB 技术将连接线路置于感光区域下方，不仅降低了成本，也缩短了连接线路的长度 [62]。在 提 高 互 连 密 度 的 同 时 ， 基 于 HB 的CIS 仍能保持较好的电学性能以及图像处理能力。类似地，三星也在 CIS 中引入了 HB 技术，并将互连节距从 6 μm 减小至 1 μm，进一步提高了互连密度，使高分辨 CIS 成为可能[63, 64]。

双层 BI-CIS 的读写速度受限于逻辑芯片的输出，使得高速摄像下出现图像扭曲现象，难以满足高速摄像发展的需求。为解决这一问题， Sony 在像素芯片与逻辑芯片之间加入 DRAM，实现了三层（图像传感器、DRAM、数据处理芯片）堆叠的 CIS 产品。其中，DRAM 用于暂时储存来自像素芯片的数据，以实现高速成像[65]。三层堆叠的层内 TSV 的最小直径为 2.5 μm，节距为 6.3 μm。单个芯片的 TSV 数量可达 20 000。三层堆叠技术可将 CIS 的刷新速率提升至 960 fps[66]。三星推出了也推出一款三层堆叠的 CIS，该产品涉及感光芯片、逻辑芯片、存储节点以及电容的集成，如图 6所示。其中层间互连方式采用了 HB 技术与 TSV技术[67]。由此可见，CIS 也正朝向高密度互连堆叠集成方向发展，多层芯粒的堆叠为高分辨率、高刷新率产品提供了技术手段。

2.4 面向封装集成的 IPD

随着芯粒集成技术的发展，2.5D、3D 集成电路对电源、信号稳定性提出了更高的要求。面对电压下降、阻抗失配、噪声纹波等问题，IPD 在集成电路去耦、滤波以及信号处理等方面的重要性愈发凸显，对于提高集成电路的性能和可靠性起到关键作用。2.5D、3D 集成技术中的深硅刻蚀、再布线制备等也成为了实现 IPD 微型化的关键工艺技术。

集成电容是 2.5D、3D 封装 IPD 的典型代表。2014 年，台积电在 CoWoS 封装方案的硅中介层中集成了“金属-绝缘层-金属”结构的平面电容，电容密度达到 17.2 nF/mm2[68]。然而，受芯片上可用面积的限制，平面电容的电容密度难以继续提高。2019 年，台积电在 CoWoS 中介层上制备了深槽结构，利用在三维深槽结构表面制备薄膜电容，获得了三维深槽电容（deep trench capacitor，DTC），如图 7（a）所示[69]。三维结构的出现使得在保持硅中介层上占用面积不变的同时，增加了电容尺寸，使得 单 个 DTC 的电 容 密 度 可 达 340 nF/mm2。随后，台积电在 HBM 与其他芯粒的集成中也加入了DTC，有效地降低了信号传输阻抗、噪声等[15, 70]。2023 年，台积电在 CoWoS-L 中集成的 DTC 的电容密度可达 1 100 nF/mm2，满足大尺寸中介层高性能互连的需求[19]。另外，除硅中介层，玻璃上也可以制备 DTC。例如，Yu 等人利用贝塞尔激光在玻璃上制备了深槽结构 [71]。该 DTC 的电容密度为 68nF/mm2，击穿电压可达 7.83±2.3 V，等效串联电感（equivalent series inductance，ESI）与等效串联电阻 （equivalent series resistance， ESR）可 低 至 10pH、315 mΩ。

除深槽结构的三维电容，其他结构形式的电容也在研究中。为进一步增加 DTC 的电容密度，日本东北大学在褶皱结构的硅表面上制备了基于氮化硅的 3D 电容，进一步利用褶皱结构增加了电容尺寸与电容密度[72]。三星提出了一种集成堆叠电容方案，进一步减小 3D 电容的尺寸，并减小信号传输阻抗[73]。清华大学通过仿真研究了基于高密度微小尺寸柱状结构的 3D 电容，并证明了六边形柱状结构 3D 电容的电容密度可达 1 200 nF/mm2，并且拥有较小的等效串联电阻[74]。为充分利用中介层上的已有的 TSV，南洋理工大学提出了 TSV 嵌入式电容，如图 7（b）所示[75]。该技术是在 TSV 的孔壁上制备电容结构，并对其进行金属填充。TSV 中心的 Cu 可以作为互连集成中的电学信号路径，边缘的电容则具有信号传输改善作用。随后，南洋理工大学进一步优化了嵌入式电容的制备工艺，包括电极材料的制备、退火处理等，有效地提高了电容密度与温度性，降低漏电电流，并且证明了 TSV嵌入式电容对 PND 的阻抗及电压波动具有明显改善[76,77]。随着深硅刻蚀与原子沉积技术的不断提高，新加坡 ASTART 基于研制了一种双层结构的3D 电容，使得增加电容结构层数也成为了提高电容密度的另一个关键手段[78]。综上所述，提高电容密度是当前三维电容发展的重要方向，如何设计硅、玻璃中介层上的电容结构以及开发相关工艺是提高电容密度、耐压特性、可靠性，降低 ESR、阻抗的关键，满足高性能 2.5D、3D 集成网络的需求。

集成电感可分为位于基底上或嵌入基底内的2D 电感、3D 电感[79]。其中，利用 TSV/TGV 与再布线互连形成的 3D 螺旋电感表现出了较高的电感密度与品质因素[80, 81]。3D 集成电感的主要研究方向是在有限空间内增加线圈截面积、提高绕组圈数、增加磁芯结构，以提升电感密度、工作频率等性能。另外，基于电阻、电容、电感也可实现其他无源器件电路。例如，英特尔采用集成电感构建了集成电压调节器（integrated voltage regulator，IVR），将转换效率提高至 91.5 %[82]。中科院在玻璃基板填埋了射频收发芯片，通过 RDL 构建了集成转换器[83]。Zhang 等人借助玻璃基板以及 TGV 技术，研制了带通滤波器，其插入损耗为−2.1 dB，回波损耗为−10 dB[84]。基于 TSV/TGV 技术，功率分配器、巴伦、射频耦合器等无源电路也有望实现小型化 [85-87]。

2.5 MEMS 集成

MEMS 器件在传感领域、惯性领域等有着广泛应用。随着对多功能芯片集成需求的日益增加，数据 处 理 芯 片 与 MEMS 的集 成 也 成 为 了 2.5D、3D 集成技术的又一重要应用。多种芯片与 MEMS的集成，不仅缩小了整个传感系统的尺寸，同时使其性能增强、功能多样化。例如，柏林工程应用技术大学提出了一种贴装于飞机机翼底部的压力传感器[88]。该传感器主要基于 TSV、倒装焊接技术将MEMS 结构与 ASIC、FPGA 等芯片的集成互连，可用于飞机飞行过程中的气流检测。挪威国防研究院研制了一种用于超加速的数据记录器，主要采用 2.5D 集成技术将微控制器、闪存芯片、MEMS加速 器 、 去 耦 电 容 等 组 件 集 成 在 TSV 硅中 介 层上， 再 将 其 与 电 源 、 滤 波 器 等 其 他 元 器 件 相 集成[89]。此数据记录仪的整体尺寸小于 9 mm，可用于 12.7 mm 的发射物上以记录其加速度，最大可测试加速度可达 70 000 g。另外，基于 2.5D、3D 封装技术，不仅可以实现 MEMS 与其他芯片的互连集成，借助 TSV 刻蚀工艺也可以直接在硅基板上制备 一 些 槽 状 、 孔 状 结 构 。 此 类 结 构 可 以 作 为MEMS 中的关键功能结构，实现高性能加速器、陀螺仪等高性能 MEMS 的研制[90]。例如，Farrokh等人研制了一种硅基惯性测量芯片，其中关键的形变功 能 结 构 、 TSV 等均 是 采 用 深 硅 刻 蚀 技 术制备，如图 8 所示[91]。然而，相比于数字芯片的2.5D、3D 集成，MEMS 的集成对整个结构的应力变化较为敏感，TSV 及形变结构在制备与工作过程中形成的应力应变会使传感精度的急剧下降，甚至会导致传感结构的损坏。因此，在 MEMS 芯片的集成中，工艺过程中的应力控制成为了关键技术。Li 等人在研究 3D 集成的惯性传感器时，提出采用具有空气间隙的 TSV 可有效地降低组装结构对 MEMS 芯片的应力影响，调整 TSV 的位置分布也可以进一步优化集成芯片的应力分布[92]。此外，相比与数字芯片的集成，MEMS 集成对 TSV 等互连结构的密度与电学性能要求不高，因此可采用低成本的结构与工艺。例如，采用多晶硅、钨、锗等材料替代 Cu 进行 TSV 填充，设计中空形、间隙结构的 TSV 等，在降低成本的同时，可以避免 Cu 填充引起的可靠性问题[93-95]。

3 多芯粒集成技术发展趋势

以 2.5D、3D 集成为主的先进封装技术经历了十多年的发展，出现了以硅基器件为主要对象的多种封装集成技术。在 2.5D 集成技术，硅中介层集成技术在高密度布线与集成中占据优势，有机中介层表现出了较低的成本与较好的传输性能，全局有机中介层与局部硅转接互连在一定程度上有效地结合了二者的优势，同时有望实现更大尺寸的集成。2.5D 集成技术未来仍是面向大尺寸、多芯粒的异质集成发展，亟待攻克的技术问题包括：（1）继续优化 TSV 结构与位置、提高 RDL 布线密度，进一步提升集成密度；（2）实现更大尺寸中介层以集成更多数量的芯粒，重点解决大尺寸基板引起的翘曲、可靠性问题；（3）优化中介层互连网络的电学性能，降低集成芯片功耗，提高信号、电源完整性，包括集成多类型的无源器件，并且促进集成芯片在高频信号领域中的应用。对于 3D 集成技术，目前的主要发展方向包括两点：1）基于混合键合及相关工艺技术，将互连节距降低至几微米甚至是亚微米，大幅度提高集成密度与能耗效率，实现更高密度的多层堆叠互连；2）解决高密度 3D堆叠互连中的阻抗大、发热等问题，进一步优化互连结构，以提高堆叠芯片的整体性能。

除硅基集成技术以外，以玻璃、陶瓷等材料的 2.5D、3D 集成技术成为了弥补硅基集成先天短板、丰富集成材料及工艺库的重要手段。尤其是玻璃集成技术具有材料特性可调、成本低、高频应用潜力大等特点，同时也是实现无源器件集成、光电共封技术的重要手段。然而，受限于 TGV、TCV在孔 径 尺 寸 、 孔 形 貌 控 制 等 方 面 目 前 还 难 以 与TSV 匹敌，相关 RDL 制备、晶圆减薄、电镀填充等工艺也有待进一步提升，玻璃、陶瓷材料的应用目前暂时还停留在封装基板层级，在 2.5D、3D 集成中介层中的研究还有待进一步加强。

多芯粒 2.5D、3D 集成技术已经在数字、光电、MEMS 芯片集成中得到了广泛应用。尤其是在 FPGA、CUP、GPU、HBM 等数字芯粒的集成方面，已经进入产品化阶段。其中，基于 3D 集成技术的 HBM 成为了 SK 海力士、三星、美光等国际领头企业的技术角逐点，多层 DRAM 芯粒的堆叠成为了实现大容量、高带宽、小尺寸的存储芯片的重要技术手段。HBM 未来将继续实现更多层数、更低能耗、更高容量、更高带宽的技术目标发展。但以 HB 为代表的高密度互连技术在 HBM 中的应用还需要进一步研究。CIS 的集成对微米级互连节距的需求最为迫切，较低的互连节距以及多种存储、处理芯片的集成是提高 CIS 分辨率与刷新率的关键。CIS 未来仍会向更多堆叠层数、更小互连节距发展。除了工艺技术上的提升，也迫切需要优化互连架构，改善光电信号的处理能力。IPD 不仅可以用于 2.5D、3D 集成中电学信号传输与处理能力的提升，也是提高集成芯片在高频信号领域应用的关键。三维电容是 IPD 技术的典型代表，并已经在 CoWoS、SoIC 等集成方案中得到应用，未来将朝向更高电容密度与耐压性、更小 ESR 与阻抗等目标发展。电感、滤波器等其他无源器件也再朝向更小尺寸、更高性能发展。MEMS 与数字芯片的堆叠集成也是 2.5D、3D 集成技术的重要应用方向， 三 维 互 连 为 实 现 更 小 尺 寸 、 更 高 性 能 的MEMS 器件提供了技术手段。然而 MEMS 器件对整个芯片的应力分布、温度控制的要求较高，如何平衡高密度集成与器件性能需求、解决 TSV 及互连结构对传感结构的影响是 MEMS 集成技术未来需要攻克的重点方向。

4 结束语

本文针对 2.5D、3D 封装集成技术，总结了以台积电、英特尔等龙头半导体企业的先进集成方案与技术水平，归纳了目前以大尺寸 2.5D 中介层技术、低互连节距 3D 堆叠互连技术为代表的主要技术发展方向，分析了当前技术发展仍对结构与功能可靠性、信号传输与处理能力以及互连工艺能力等技术提升有着迫切需求。同时，玻璃、陶瓷等材料在封装集成技术的应用与发展也有望进一步弥补当前硅基集成技术的不足。在此基础上，进一步对2.5D、3D 封装集成技术在 CUP、GPU、HBM 等数字芯片集成、CIS 芯片集成、面向封装集成的IPD、MEMS 器件集成方面的应用进行总结分析。2.5D、3D 封装集成技术不仅在实现芯片与器件微型化、高性能化带来了技术提升，同时为多种功能异质芯片的集成以及多种类型信号的处理提供了技术手段，促进了未来多功能一体化芯片的实现。本文最后对多芯粒 2.5D、3D 集成技术的发展与应用方向进行了总结，归纳了技术发展仍面临的重大挑战，为后续集成技术的发展提供指导思路。

来源：半导体封装工程师之家一点号