摘要：按车规标准就是建议做，按消费47K就是consider，工业和消费电子都没有强制要求做，就是建议你去做，最终还是看客户要求。

失效分析 赵工 半导体工程师 2025年05月29日 11:23 北京

Q1

Die thickness由150um改为125um，需要做HTOL吗？

A1

按车规标准就是建议做，按消费47K就是consider，工业和消费电子都没有强制要求做，就是建议你去做，最终还是看客户要求。

Q2

新产品从DOE ，Qualification到小批量这个流程，在哪个文件里面有规定？

A2

APQP。

Q3

车规芯片AEC Q100 pass后，理论上使用寿命可以保证有多少年？

A3

HTOL1000小时对应的理论寿命最好是根据具体应用mission profile来推算，就比如Grade2和Grade1的HTOL1000，不能简单理解是一样的，如果都用推荐值，不推算电压，只推温度，125 stress温度到55 use温度，Ea 0.7，使用阿伦纽兹方程，Ea/kT，125度1000小时对应8.9年。

Q4

这里tu=12000hr是指IC在整个生命周期内的使用时间吗？Mission profile就主要考虑tu和Tu这两个因素吧？

A4

都是根据mission profile和power on时间来计算加速因子和HTOL的测试时间，HTOL 1000hrs是最小值，实际可以根据power on时间及mission profile进行评估计算。

Q5

QFN一般能承受最大温度是多少？

A5

工作是125度，焊接是260度。

Q6

ESD测试，HBM 2000V通过，CDM 250V不过，MM 200V通过，这怎么说明芯片的抗静电能力强弱呢？

A6

这三个测试，本就是不同的model，脉冲波形不一样，HBM 脉冲放电时间ns 级别但峰值电流只有1.33A左右，CDM model 在几百ps级别，但峰值电流可以达几A到十几A，MM 模式已经取消不用测了，HBM 和 CDM 是两种不同的模式，简单些说你可以分成静电从外至内，和静电从内至外 两种不同的泄放路径，CMD 过不了，应该是内部电路设计的时候，没有考虑从内部静电对外泄放的保护设计。

Q7

CDM是不是可以封装的大一点，容易通过？

A7

CDM跟芯片工艺节点和面积也有相关性，封装大，寄生电荷大，会更严苛，CDM本质是靠器件能感生的电荷进行放电。

Q8

Die三杆弯和板级四杆弯的压杆曲率半径分别是多少？

A8

Board Level Bend Test (JESD22-B113/IPC-9702)；三杆弯半径0.3 mm ± 0.02 mm，参考SEMI G86-0303。

Q9

HTOL用的socket，是否可以用来做ESD测试？如果不能的话这两者差异在哪里？

A9

可以，差别不大，但是ESD公司一般不这么做，原因是普通的压塑socket存在两个大缺陷：1. 寿命短，很容易坏，一般2000次以内，vs ATE测试插座100K寿命保证。2. 压塑插座通常是焊接的，所以长期通用的ESD板，反而用ATE socket成本更低。

Q10

有遇到HTOL用socket方式就会发生OS fail，用SMT方式pass的情况吗，差异点是什么？

A10

Socket散热，接触，取放料发生问题比SMT高，如果有较大电流肯定SMT去做HTOL，SMT稳定性高很多。

Q11

SMT做HTOL，如何回测芯片经过HTOL之后是OK的？

ATE测试板子就要做好排针或金手指接口，不用解焊。

如果用毛刷一刷就掉球了，或者一按压测试球就掉了，是不是球质量有问题？

当然是有问题，焊接工艺条件要优化。

做Latch up的时候，正电流测试可以通过，负电流测试的时候就会失效（input不管拉高还是拉低），这种是什么原因，该如何分析？

这个问题要具体看了，最好拿到测试时的数据，结合芯片的逻辑工作，上电等参数分析，不能只看简单的逻辑高低。

来源：季丰电子

半导体工程师

半导体行业动态，半导体经验分享，半导体成果交流，半导体信息发布。半导体培训/会议/活动，半导体社群，半导体从业者职业规划，芯片工程师成长历程。

来源：芯片测试赵工