摘要：AI模型的复杂度每4到6个月就会翻一番，比摩尔定律还快四倍。受此推动，数据中心基础设施也在快速发展。处理和存储万亿参数模型需要超高速度和低延迟，而当前的超大规模数据中心基础设施则显得力不能及。新的基础设施需要更大的存储容量、增强的计算资源和更快的互连。

本文由半导体产业纵横（ID：ICVIEWS）综合

PCIe 8.0规范将是PCIe 7.0规范数据的两倍，计划于2028年发布。

AI模型的复杂度每4到6个月就会翻一番，比摩尔定律还快四倍。受此推动，数据中心基础设施也在快速发展。处理和存储万亿参数模型需要超高速度和低延迟，而当前的超大规模数据中心基础设施则显得力不能及。新的基础设施需要更大的存储容量、增强的计算资源和更快的互连。

PCI 特别兴趣小组 (SIG) 的目标是通过 PCI Express (PCIe) 8.0 实现 256GTransactions/s 的速度，从而为 AI 芯片之间提供更快的链接。

与此同时，通用芯片互连快递 (UCIe) 联盟宣布推出 UCIe 3.0。PCIe 8.0规范将是PCIe 7.0规范数据的两倍，计划于2028年发布。

PCI-SIG 技术工作组将开发 PCIe 8.0 规范，其原始比特率为 256.0 GT/s，在 x16 通道配置下双向传输速率高达 1 TB/s。这可能需要新的连接器技术和新技术来降低功耗。

PCI-SIG 总裁兼主席 Al Yanes 表示：“继今年发布 PCIe 7.0 规范后，PCIe 8.0 规范将数据速率翻倍至 256 GT/s，延续我们每三年将带宽翻倍的传统，以支持下一代应用。随着人工智能和其他应用对数据吞吐量的需求不断增长，对高性能的需求依然强劲。PCIe 技术将继续提供经济高效、高带宽、低延迟的 I/O 互连，以满足行业需求。”

PCIe 速度，来源：PCI-SIG

ABI Research首席分析师Reece Hayden表示：“随着人工智能和其他数据密集型应用的持续快速扩展，PCIe技术凭借其高带宽、可扩展性和高能效的优势，其需求将长期持续增长。数据中心网络已在为实施PCIe 6.0技术做准备，并对PCIe 7.0规范表现出浓厚兴趣。PCIe 8.0规范的推出进一步确保了未来业界的带宽需求能够得到良好支持。”

PCIe 8.0 规范旨在支持人工智能/机器学习、高速网络、边缘计算和量子计算等新兴应用；以及汽车、超大规模数据中心、高性能计算 (HPC) 和军事/航空航天等数据密集型市场。

PCI Express 是通用芯片互连标准 (UCIe) 联盟的关键协议，该联盟还发布了 ICIe 3.0。

封装内芯片间互连的开放标准 3.0 版将数据速率提高了一倍，支持 48 GT/s 和 64 GT/s 的传输，同时进行了增量架构更新，以满足行业对高速、可互操作芯片解决方案日益增长的需求。

UCIe 3.0 规范还引入了一些增强功能，例如运行时重新校准，通过重用初始化状态在运行期间进行链路调整来提高功率效率。它还扩展了边带覆盖范围，支持更灵活的多芯片配置，链路长度可达 100 毫米。

通过映射支持连续传输协议，可在原始模式下实现不间断数据流，适用于 SoC 和 DSP 芯片之间的连接等新应用。

使用标准化管理传输协议 (MTP) 和优先级边带数据包进行早期固件下载可提高系统响应能力和可靠性，这是可选的可管理性功能，设计人员如果选择针对时间敏感的系统事件进行确定性、低延迟信号传输，则可以实现这些功能。

UCIe 联盟主席兼三星电机公司副总裁 Cheolmin Park 表示：“UCIe 3.0 代表着 chiplet 行业向前迈出的关键一步，它提供了扩展多芯片设计所需的速度、效率和可管理性。凭借更高的数据速率和更强大的可管理性，下一代 UCIe 技术将赋能开发人员构建更灵活、可互操作且高性能的 SiP 解决方案，我们将携手构建一个真正开放且可互操作的 chiplet 生态系统。”

具体而言，PCIe技术在以下领域展现出巨大的应用潜力：

随着AI、HPC及大数据的逐步深入，PCIe技术将继续在各行各业中发挥重要作用。这种广泛采用的芯片间互联协议不仅提升了设备的互操作性，也促进了AI技术的快速普及和应用。

PCIe通过PAM4、FEC技术和低功耗模式等多项创新，能够为大型生成式AI模型提供支持，其核心优势在于高带宽和低延迟。为此，数据中心中的AI芯片供应商纷纷选择PCIe卡格式的产品，以满足不断增长的互连需求。

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来源：半导体产业纵横