摘要：由于通过堆叠200多层实现了单片三维加工工艺，闪存的容量取得了令人惊叹的进步，未来几代产品有望达到1000层。但同样重要的动态随机存取存储器（DRAM）也已经实现了类似可量产的三维架构。然而，要找到一种足够大的电荷存储方式（比如电容器）却一直颇具难度。
本文由半导体产业纵横（ID：ICVIEWS）编译自semiengineering
堆叠层意味着彻底的架构重新思考。
由于通过堆叠200多层实现了单片三维加工工艺，闪存的容量取得了令人惊叹的进步，未来几代产品有望达到1000层。但同样重要的动态随机存取存储器（DRAM）也已经实现了类似可量产的三维架构。然而，要找到一种足够大的电荷存储方式（比如电容器）却一直颇具难度。
目前有几种构建含或不含电容器的三维DRAM的新设想正在推进之中。
“DRAM的进步一直是由制程微缩驱动的，随着每一代（制程）向下一代推进，其整体尺寸不断缩小，”Lam Research全球半导体工艺及集成高级经理Benjamin Vincent在近期的一篇博客中说道。“DRAM正效仿NAND闪存的发展路径向三维演进，以便在单位面积上构建更大的存储容量。这对整个行业来说是好事，因为它推动了存储器技术的发展边界，而且每平方微米能存储更多比特意味着生产成本会降低。”
缩小存储单元尺寸是增加单层DRAM芯片可存储数据量最显而易见的方法。但垂直电容器会使各层变得很厚，难以进行堆叠。一些研究尝试将电容器水平放置，还有一些则干脆取消了电容器。不过，这些方法目前都还不成熟。虽然距离此类DRAM的商业化生产可能还需要数年时间，但目前所采取的这些举措颇具启发性。
三维DRAM有两层含义，其中一种已经投入生产。“三维DRAM最常见的应用场景是高带宽内存（HBM），”新思科技高带宽内存接口解决方案高级产品经理Bhavana Chaurasia说道。“HBM为当今高性能数据中心片上系统（SoC）提供了所需的带宽和性能。”
但HBM是一种堆叠芯片式内存，并不像三维NAND闪存那样是单片式芯片。如果能将单片三维DRAM芯片应用于HBM架构中，将会立即带来性能提升。“当具有商业可行性的三维DRAM问世，并且诸如热管理等芯片堆叠方面的挑战得到进一步解决时，这对HBM供应商来说将是个好消息，因为它会带来存储密度和能效方面的提升，这对数据中心和人工智能应用都将产生重大影响，”新思科技嵌入式存储器首席产品经理Daryl Seitzer说道。
优化单层DRAM存储单元要比将它们堆叠起来容易得多，尽管这里所说的“容易”是相对而言的。最简单的方法就是印制更小的部件。这可以通过利用193纳米氩氟（ArF）光刻技术推进自对准双重及四重图案化（SADP、SAQP）工艺，或者采用极紫外（EUV）光刻技术来实现。
“近期在缩小尺寸方面的多数举措，是将极紫外光刻图案化工艺与用于前沿二维DRAM节点的传统氩氟自对准双重及四重图案化工艺进行对比，”布鲁尔科技（Brewer Science）业务拓展经理Daniel Soden说道。
此类进步会从绝对值上缩小存储单元，但相对于最小特征尺寸而言，其比例仍保持不变。另外，目前正在努力改变存储单元架构，以便能够实现4F²的面积效率（其中F为最小特征尺寸）。三星在2024年国际微电子机械系统会议（IMW 2024）上公布了相关举措。它采用了一种垂直沟道晶体管，这种晶体管能将电容器放置在每个字线/位线交叉点处，从而将当前的6F²存储单元改进为4F²存储单元。但这需要包括铁电材料在内的新型材料，并且在制造时需要很高的精度。该公司计划在2025年完成这一版本的研发。
图1 ：减小单元尺寸。每个字线/位线交叉处都有单元可用。来源：Bryon Moyer/Semiconductor Engineering
这种新的存储单元提高了每层的单元容量，但它仍然采用了垂直电容器。因此，尽管三星正致力于在2030年前后推出三维堆叠式DRAM，但4F²架构并不会成为实现这一目标的关键所在。
铁电材料也一直是韩国科学技术院（KAIST）的研究课题。2022年纳米融合会议（Nano Convergence conference）的一篇论文对萤石结构的氧化铪进行了探究，而2024年超大规模集成电路研讨会（VLSI symposium）[4]的一篇论文则着眼于铪锆氧化物（HZO）。在这两种情况下，研究兴趣都在于所谓的准同型相界（MPB），它将材料的两种相分隔开来——不过具体是哪两种相取决于材料本身。
老牌存储产品制造商的主要努力方向涉及设法摆脱垂直电容器。实际上，这样的一层（含垂直电容器）会非常厚，不利于进行有效的堆叠。通过将电容器水平放置，该层会变得薄很多——然而存储单元会在水平方向上扩展。三星计划在其堆叠式产品中采用这种方法。该公司将这种改进后的存储单元称作小于4F²，鉴于电容器的尺寸，乍一看这似乎有悖常理。但具备该尺寸的并非存储单元本身，因为实际的存储单元会大得多。通过堆叠这些单元，用实际存储单元尺寸除以层数，就会得到一个小得多的有效面积效率。
三星尚未确切披露它将如何实现这一点。不过，拉姆研究公司发布了一篇博客，阐述了关于如何实现这一目标的一些设想。拉姆研究公司是一家半导体加工设备供应商，所以想必它不会涉足DRAM业务。该公司也不太可能披露其客户正在做的事情，因此以下讨论更多是起说明作用，而非定论。
第一个基本思路是将带有垂直电容器的存储单元翻转至水平方向，这本身会带来一些挑战。“DRAM技术的持续微缩正推动其向采用水平电容器堆叠的三维结构发展，”文森特说道，“水平放置的方式需要进行横向蚀刻，而这很困难，因为凹槽尺寸差异很大。”
图 2：翻转电池以使电容器水平放置。在这个概念视图中，图纸实际上是旋转的。但这本身并不是可制造的配置。来源：Lam Research
随后，Lam 提出了对存储单元的三项改进。首先是将位线滑到存储单元的另一侧，从而减少沿途有源区域的长度。此时，细长的电容看起来不合适。它们之所以有这种形状，是因为垂直放置时，对面积有有益的影响。但一旦翻转，就会损害面积。重要的是电容器的表面积，因此现在有空间让电容更宽、更短。
Vincent 表示：“电容器需要缩短——它们不能像现在那么长——并堆叠起来以优化单位面积的位数。每位面积和电容器长度之间的适当平衡需要通过工艺/设计优化来确定。”
在 Lam 提出的第二个单元变更中，环绕栅极 (GAA) 晶体管进一步缩小了芯片尺寸。其他人也认同 GAA 举措的价值。
Brewer 公司的 Soden 表示：“从功能角度来看，对环绕栅极 (GAA) 和电容器结构进行更彻底的重新构想可能更有意义。但这需要新的旋涂步骤、光刻和沉积/蚀刻集成。”
图 3：制作更小的水平单元。位线可以滑到右侧，为更宽（因此更短）的电容器腾出空间，占用的面积更小。来源：Lam Research
最后一个重大变化是将多个单元附加到每条位线上，以提高效率。
图 4：增加连接到每个位线的单元数量。来源：Lam Research
3D NAND 最显著的特征之一是侧面的阶梯状结构，用于连接各个层。虽然这种方法很有效，但也需要占用相当多的空间和精力。Lam 建议使用内部通孔作为连接。
图 5：内部通孔用于连接各层，作为阶梯结构的替代方案。来源：Lam Research
这导致了如下图 6 所示的堆叠结构。单个单元的占用空间比 3D NAND 单元的占用空间大得多，但无论如何实现，它都比传统 DRAM 密度高得多。
Vincent 提醒道：“蚀刻和沉积专家可能会对我们的模拟结果感到震惊。例如，我们考虑在我们的架构中蚀刻和填充 30nm 临界尺寸和 2µm 深度的沟槽。”换句话说，要将这些想法转化为商业上可行的产品，还有很多工作要做。
图 6：根据 Lam 的建议设计的 3D DRAM 结构。来源：Lam Research
盖 DRAM 单元中只要有电容器，就需要在某些方向上留出空间。水平方向上，它将比三星明年推出的4F²大得多。因此，人们不禁想问，有没有不用电容器就能做到这一点的方法，答案是肯定有的。研究人员已经研究了很长时间。但只有一家公司提出了商业提案，而不仅仅是研究项目。
研究中的一种替代方案涉及栅极控制晶闸管。晶闸管是一种双极 PNPN 结构，触发后会锁存并传导高电流。除非使载流子耗尽，否则无法关闭它，而这需要一段时间。栅极控制版本有一个额外的端子，可以更快地关闭它。
这种方法的挑战在于，它需要多条字线来设置水平硅片上各个区域的极性，以创建 PNPN 结构。这些不是相同电压下相同字线的副本。相反，它们共同充当字线，但单独它们将具有不同的电压，一些为正，一些为负，以创建增强或耗尽区域。早期的提案需要三条这样的字线，但 Macronix 的进一步工作将其减少到两条。
图 7：可控晶闸管作为无电容器的 DRAM 单元。每条“字线”实际上有三条不同电压的线来设置 n 区和 p 区。Macronix 提出了双字线版本。来源：Bryon Moyer/Semiconductor Engineering
另一种“无盖”单元采用浮体，类似于闪存使用的浮栅。它是一个没有出口的导电区域，因此理论上应该能够保持电荷。这种结构已经研究了很长时间，特别是在绝缘体上硅 (SOI) 晶圆上，但它们的成果并不理想。
然而，Neo Semiconductor 声称已经克服了先前的限制，并提出了用于商业用途的特定技术。负电压下的第二个晶体管栅极加上超薄主体可实现背栅极通道深度 (BCM) 调制，从而将保留率提高 40,000 倍，将感应窗口提高 20 倍。
Neo Semiconductor 首席执行官兼联合创始人 Andy Hsu 解释说：“浮体电池是 20 年前开发的，使用 SOI 晶圆将电池体与基板隔离，从而成为用于存储电荷的电容器。然而，由于与数据保留、漏电流以及控制浮体电位相关的挑战，尤其是在缩小到较小的电池尺寸时，它未能成功进入量产。根据模拟，这种机制 [双门控] 可以增加感测裕度和数据保留。”
与电容器相比，浮体是一种尺寸适中的结构。它使单元尺寸进入 NAND 闪存所用的范围，尽管它仍然比闪存单元大一些。重要的是，读取过程现在是非破坏性的，这应该会减少延迟，因为读取后写回不是必需的。读取电流约为传统单元的 10%。
图 8：Neo 的 3D 浮体概念。浮体中电荷的存在与否决定了电池状态。来源：Neo Semiconductor
这种结构提供了一种与 3D NAND 非常相似的 DRAM 堆叠。“这项技术基于两项成熟的技术，”Hsu 指出。“它结合了浮体单元和 3D NAND 闪存，这两项技术之前已经得到验证，”尽管浮体单元从未进入大批量生产，而解决先前浮体问题的双栅极版本仍有待验证。
图 9：Neo 的浮体堆叠结构。来源：Neo Semiconductor
直到今年，该公司还使用模拟来证明（至少在纸面上）新想法是可行的。今年，该公司发布了 TCAD 模拟结果，并开始制造概念验证 (PoC) 晶圆。“第一个电池 PoC 将处于电池级别，”Hsu 解释说。“我们可以演示该过程，优化电池尺寸，并对所有操作进行测量。”
第一阶段预计将于 2025 年产出晶圆。第二阶段将把该模块集成为完整的设备，预计于 2026 年完成。
向业界推销全新的想法总是很难。如果先前的研究引发了人们对此类技术的担忧，那么就更加困难了。主要存储器制造商在考虑授权之前需要彻底确信这些想法是可靠的。这就是 PoC 的作用。鉴于 2026 年的可用性，业界仍需要时间（通常以年为单位）来确保朝这个方向发展不会导致最后一刻出现致命的意外缺陷。
半导体行业（尤其是保守的内存行业）充斥着过于革命性的伟大想法，最终败给了对现有方法进行不太理想但足够好的修改。“新架构总是比现有方法的实施更具挑战性，”索登观察到。
例如，如果 Neo 技术证明其可行性，三星会放弃其水平封盖技术吗？当然，这取决于承诺的利益与背离传统技术的风险之间的权衡。
在这种情况下，好处是显著减少单元面积。假设它有效，任何采用它的制造商都会比坚持使用水平电容的公司获得成本或容量优势。内存仍然需要刷新，但它可以允许更慢的刷新率。这将节省电量。PoC 测量应该提供可靠的数字，有助于确定未来的行业方向。
所有正在进行的努力都需要多年的开发和评估，才能实现商业化。Lam 的提议就是这样。其他人需要与他们一起开发实用版本。三星首先专注于4F²的努力，然后再着手解决堆叠问题（至少根据其公开声明）。晶闸管仍在研究中，而 Neo 的方法需要多年的验证。
期望在 2020 年前取得巨大进展未免过于乐观。但根据目前的努力，世界最终将迎来 3D 单片堆叠 DRAM。唯一的问题是它会是什么样子，以及什么时候会准备好。
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来源：半导体产业纵横一点号
