摘要：本周在荷兰举行的开放创新平台 (OIP) 会议显示，2nm 工艺将于今年早期流片后于 2025 年投入生产，其变体名为 N2P nanoFlex，可以选择短标准单元以获得更小的面积和更高的功率效率，也可以选择高单元以获得更高的性能。

台积电计划在 2026 年底推出其 A16 1.6nm 工艺，并为其 3Dblox 技术制定 IEEE 标准。

本周在荷兰举行的开放创新平台 (OIP) 会议显示，2nm 工艺将于今年早期流片后于 2025 年投入生产，其变体名为 N2P nanoFlex，可以选择短标准单元以获得更小的面积和更高的功率效率，也可以选择高单元以获得更高的性能。

这将使能源效率比基础 2nm 工艺提高 12%，而 A16 在与 N2 nanoFlex 相同密度的情况下将能源效率提高 30%。台积电和英特尔都在12 月的 IEDM 会议上详细介绍了他们的 2nm 技术。

已经为 N2 和 N2 nanoflex 开发了新的布局和布线算法，而A16 增加了“超级电源轨 (SPR：super power rail)”，以便从晶圆背面为 AI 和高性能芯片设计提供电源。这也需要在 Synopsys 和 Cadence Design Systems 的 EDA 工具中进行更多的 P&R 优化。

3Dblox 标准化的项目授权请求审查正在进行中，其编号为 IEEE P3537，预计将于 2024 年 12 月发布正式公告。该流程还进行了许多改进。

Cadence 拥有针对 A16 的完整设计流程，而 Ansys 的多物理分析工具是 Synopsys 设计流程的关键，Synopsys 正在收购 Ansys。

台积电表示，3D 集成芯片系统 (SoIC) 工艺将成为 2nm 和16A 设计的关键。

台积电生态系统与联盟管理部负责人 Dan Kochpatcharin 表示：“我们正处于人工智能时代的边缘，数据中心对高性能人工智能芯片的需求不断飙升。”“我们正在利用人工智能和机器学习来显著提高 3D IC 设计生产力，并优化设计功率、性能、面积 (PPA) 和结果质量 (QoR)，”他说。

Socionext 副总裁兼全球开发部负责人 Hisato Yoshida 表示：“台积电的 2nm 技术提供卓越的性能和能效，加上其 3DFabric，推动了 Socionext 的 3D IC 创新，为数据中心、5G/6G 基础设施和边缘计算等各种应用提供可扩展的解决方案。台积电的技术及其全面的生态系统帮助 Socionext 显著缩短了向市场推出有竞争力的产品的时间。”

先进的 3D 堆叠芯片将集成在 2.5D CoWoS 工艺中，用于下一代 AI 计算，而配备 SoIC 和 12 HBM4 内存芯片的 9-reticle CoWoS 预计将于 2027 年实现认证，而 2025 年使用 2nm 和 3nm 芯片的 5.5 reticle设备则将实现认证。

博通 ASIC 产品部研发与工程副总裁 Greg Dix 表示：“博通于 2024 年 9 月成功推出了业界首款 Face-to-Face 3D SoIC。该设备采用台积电的 5nm 工艺、3D 芯片堆叠和 CoWoS 封装技术，将 9 个芯片和 6 个 HBM 堆栈集成在一个大封装中。这为预计在 2025 年实现的大量 3D-SoIC 量产铺平了道路。博通将继续使用 3Dblox，这对于 3D IC 设计流程中 EDA 工具的互操作性来说是一个可喜的进步。”

3Dblox

3Dblox 的最新版本经过进一步发展，可以通过早期规划功能有效处理大型 3D IC 设计。

EDA AI 引擎可以充分探索电气和物理设计空间，复杂的 3D IC 设计可以高效、成功地划分为单独的 2D IC 设计，从而最大限度地提高生产率。热耦合意味着 3D IC 系统在时序、功率、电迁移/IR 降 (EMIR) 和热分析之间具有更强的依赖性。多物理场分析通过在同一数据库下无缝集成多个分析引擎，大大减少了设置工作量，从而实现了更轻松的数据传输和精确的收敛控制。

早期布局规划设计规则检查 (DRC)：芯片的旋转、翻转和投影是一个复杂的过程，在 3D 环境下，这会使 DRC 变得复杂。此新功能可识别正确布局规划所必需的关键 3D 布局规划规则，从而有效地将规划与最终实施检查分离开来。

自动对准标记插入：随着 3D 集成尺寸的增大，需要更多对准标记用于工艺控制。台积电实现了完全自动化的正确构造流程，通过芯片旋转、翻转、投影或光学缩小消除了计算每个对准标记坐标的复杂性。这种新方法极大地简化了对准标记插入流程。

3Dblox 通用约束，用于早期芯片封装协同设计：业界在芯片封装协同设计的早期阶段缺乏通用协议。3Dblox 通用约束格式通过提供所需约束的正式定义来弥补这一差距，以促进团队之间的精确沟通，并确保封装和集成规则的快速融合。

台积电正与合作伙伴合作应用生成式人工智能来提高设计效率，使用大型语言模型 (LLM) 进行工作流程、运行辅助流程脚本和寄存器传输级 (RTL) 设计和调试，以及知识助手工具和使用流程查询。这种方法有助于显著提高设计效率，加快从创意到成功设计的过程。

它还与电子设计自动化 (EDA) 合作伙伴合作，将 AI 应用于设计工作，以进行数字设计金属方案优化、单元库和 EDA 设置优化、模拟设计迁移、模拟电路优化和 3D IC 设计空间探索。AI 驱动的工作流程简化了平面规划流程，以优化热、信号和电源完整性，从而最大限度地提高系统性能和 QoR。

亚马逊 Annapurna Labs 芯片设计子公司副总裁 Gary Szilagyi 表示：“我们与台积电合作，为 AWS 设计的 Nitro、Graviton、Trainium 和 Inferentia 芯片提供先进的硅片解决方案，使我们能够突破先进工艺和封装技术的界限，为我们的客户提供几乎任何在 AWS 上运行的工作负载的最佳性价比。”

台积电的 Kochpatcharin 表示：“这些方法只是我们与 OIP 合作伙伴密切合作的几个例子，以实现未来 AI 芯片设计从模拟设计迁移到 3D IC 设计空间探索的目标。”

来 源 | 半导体行业观察编译自eenewseurope

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来源：电子技术应用