摘要：UCIe 2.0 于 2024 年 8 月发布，宣称具有更高的带宽密度和更高的功率效率，以及支持 3D 封装、可管理的系统架构等新功能。该标准由主要行业领导者推动，包括 ASE、阿里巴巴、AMD、Arm、Google Cloud、英特尔、Meta、微软、NVI
本文由半导体产业纵横（ID：ICVIEWS）编译自semiengineering
新的连接标准带来了性能改进和一系列新功能，但它们可能需要数年时间才能被采用。
即插即用芯片是一个普遍的目标，但 UCIe 2.0 是否能让我们更接近实现这一目标？问题是，当前标准的驱动因素并没有追求即插即用所要求的互操作性。
UCIe 2.0 于 2024 年 8 月发布，宣称具有更高的带宽密度和更高的功率效率，以及支持 3D 封装、可管理的系统架构等新功能。该标准由主要行业领导者推动，包括 ASE、阿里巴巴、AMD、Arm、Google Cloud、英特尔、Meta、微软、NVIDIA、高通、三星电子和台积电。
但前沿技术的要求可能与其他市场的要求不同。“标准由数据中心人员推动，相关 PHY 面向前沿节点，这增加了复杂性，”YorChip 创始人 Kash Johal 表示。“对于世界其他市场，即面向 28nm 至 12nm 的低成本设备，人们只需要标准构建模块并使用 FPGA 或 ASIC 将它们结合在一起。低端更需要标准。这些客户非常重视可重用性。如果你在前沿进行设计，那么将自己限制在旧标准中是没有意义的。”
那么，该标准到底适用于谁呢？“对于数据中心和 AI 加速器领域的应用，UCIe 将确立自己的标准，”弗劳恩霍夫 IIS自适应系统工程部高效电子负责人 Andy Heinig 表示。“对于其他应用，挑战在于构建具有成本效益、强大的芯片解决方案，目前尚不清楚 UCIe 是否是正确的标准。在这些情况下，将需要进一步扩展或修改，甚至需要不同的标准。”
在数据中心内，没有人会考虑第三方小芯片市场。Blue Cheetah 首席执行官 Elad Alon 表示：“UCIe 之类的标准可以作为基准架构和基准功能集，当它不会妨碍你时，你可以采用它。只要有一个旋钮可以转动，让你实现更好的成本或功率，你就会转动那个旋钮，因为你实际上并没有放弃互操作性。你只是为最终产品带来了一些好处。”
希望新标准的好处能够惠及更大的市场。Cadence 硅片解决方案事业部芯片间接口 IP 产品营销总监 Mayank Bhatnagar 表示：“对于两侧共同设计的专属芯片，UCIe 2.0 可确保简化内部集成。对于第三方生态系统，其标准化接口和测试/调试功能可促进跨供应商的无缝互操作性，从而推动更广泛的采用。”
实现广泛采用仍存在障碍。“要使市场蓬勃发展，就需要提高互操作性，”Synopsys高性能计算 IP 解决方案产品管理副总裁 Mick Posner 表示。“这仍然是一项新兴技术。在过去的一年里，我们看到了新封装技术的推出。如果你看看高性能计算，你会发现封装技术还没有融合。你有 EMIB 和 CoWoS 技术。它们都在竞相提供彼此的差异化，但从技术上讲，它们还没有融合。虽然 die-to-die 规格已经成熟，技术获取也变得更加容易，但你不能混合搭配。”
该标准在多个方面都取得了进步。“UCIe 2.0 做了很多非常好的事情，”Blue Cheetah 的 Alon 说。“它的 3D 部分做得非常好，充实了很多细节，扩大了足迹和配置的范围。它正朝着正确的方向发展。”
虽然目前很少有人研究真正的 3D 芯片，但长期来看，它会带来好处。“从互操作性的角度来看，UCI 3D 非常出色，因为几乎不存在通道，”YorChip 的 Johal 说。“一个芯片与另一个芯片通信。PHY 很简单。它基本上是一个反相器，因此它尽可能接近位于同一芯片内，尽管它是两个芯片。没有序列化、没有训练、没有 DLL、没有均衡——没有这些需要电力的迷人东西。”
要达到这个目标需要几个步骤。西门子数字工业软件工程现场负责人 Luis Rodriguez 表示：“UCIe 1.1 在 PHY 和芯片到芯片层提供了互操作性，但在软件和管理层却没有。大多数 UCIe 1.1 项目都是单芯片到单芯片。UCIe 2.0 具有系统架构和管理层，应该允许复杂的拓扑结构，以及在具有复杂 UCIe 拓扑的封装上管理、调试和运行诊断工具的标准方法。”
其他人也同意这一观点。“假设系统内有多个芯片，”Synopsys 的 Posner 说。“系统需要启动，并且需要有一个跨 UCIe 主频带或边频带运行的协议来管理启动。系统内的一个芯片将成为系统的协调器。也许是你的主要可测试性端口，可以是 JTAG 或其他东西。在 UCIe 2.0 之前，没有管理该系统的协议的标准定义。但它比这更进一步。它还与可测试性有关，你可能有一个芯片基本上只有一个 UCIe 接口。你如何管理系统内的可测试性？他们定义了超出物理协议范围的系统功能，但指定了如何通过主接口或边频带接口进行交互。”
并非所有人都喜欢。“还有其他方法可以解决许多相同的问题，这些方法在开销和侵入性方面与你想要获得的功能之间存在一些权衡，”Alon 说。“今天，每个人都有不同的方法来做这些事情，并且它们都针对略有不同的用例进行了优化。”
但标准化还提供了其他优势。西门子的罗德里格斯说：“UCIe 2.0 在管理层方面具有前瞻性，提供了一种标准化的方式来管理芯片并查看 DFx 之类的东西，从而进行测试和调试。” “这不仅为芯片供应商开发软件提供了机会，也为 EDA 供应商开发了用于测试这些芯片的其他工具。我认为公司不能只是把它贴到封装上。他们将独立测试这些芯片，并使用 UCIe 2.0。管理和 DFx 的添加使公司能够以标准方式做到这一点。”
需要考虑开发链的所有部分。SmartDV 营销副总裁 McKenzie Ross 表示：“先进的可管理性功能和协议可实现多芯片系统内的精确内存访问和高效通信。通过解决系统集成和生命周期管理的复杂性，UCIe 2.0 简化了基于芯片的架构的采用。随着它成为逻辑芯片的新兴标准，彻底的验证对于确保合规性和可靠性至关重要。”
如今，芯片仍然处于前沿技术，只有少数能负担得起成本的人才能使用。“在过去的一年里，我们只看到两三个芯片公告，你可以从货架上购买它们，并与你自己的定制逻辑一起包含在你的封装中，”罗德里格斯说。“我们看到两年内采用 UCIe 2.0 的项目被淘汰。整个想法是，你应该能够降低自己项目的复杂性，并购买现成的芯片，用于添加 FPGA、添加 AI 加速器、将内存添加到你的封装中，然后只需担心集成和管理这些不同的模板。但现在下这个结论还为时过早。”
还必须有一个令人信服的理由来做到这一点。“多芯片的秘密在于它增加了复杂性，”波斯纳说。“多芯片的价值如此之高，以至于公司愿意承担这种复杂性来解决许多问题。这可能是他们正在达到的光罩极限。可能是他们想要进行计算扩展。他们愿意承担这种额外的复杂性。我们的目标是不断发展我们的交付成果，以更无缝的方式实现这一点。现在它不仅仅是一个 IP。它必须是工具、生态系统、流程、参考设计，一直到整个芯片的潜在参考。”
虽然 UCIe 解决了两个芯片如何通信的问题，但其他问题仍然存在。“定义互连就是本末倒置，”Alon 说。“即使我们完全解决了这个问题，也不一定能给我们带来即插即用的芯片。你不会在独立于接口的芯片级上获得即插即用和互操作性。”
问题存在于多个层面。“使用 HBM 等先进封装，它确实可以工作，”Johal 说。“这是一个更简单的通道，因为它在互连侧只有两毫米。这就是高性能数据中心人员的现实情况。对他们来说，成本并不重要。尽管使用先进封装设备更容易实现互操作性，但人们无法真正在商业市场上使用它们。这并不像从某人那里购买 PHY 那么简单，然后，砰的一声，我把我的芯片组装起来，我就可以做一个人们可以购买的芯片。封装和互操作性都存在巨大的问题。”
每个阶段都存在复杂性。“芯片如何互连、TSV 在哪里以及人们试图解决的所有这些物理封装问题都有物理定义，”QuickLogic 产品管理高级总监 Mao Wang 表示。“芯片之间也有逻辑互连。如果你有一个来自供应商 A 的芯片和一个来自供应商 B 的芯片，你如何确保这两个芯片可以通信？使用基于 FPGA 的芯片可以解决这个问题。现在，你可以定义你想要在 UCIe 物理层之上使用的任何协议。无论你想如何将数据从一个芯片发送到另一个芯片，我们都能够进行通信。这很重要，尤其是当我们正在寻找一个可以从芯片中受益的更主流的市场时。”
有人必须定义芯片的物理外观。“OCP 致力于开放芯片经济，并试图定义这些芯片插座，”Alon 说。“另一个引起广泛关注的事件是 National Advanced Packaging 发布的资助机会通知，由美国 CHIPS 法案资助。其中一个组成部分是定义特定的芯片。他们想知道它们是什么，它们如何组合在一起，它们有什么作用。在你的系统设计中，你可以在这些特定位置插入哪些第三方设备。即插即用愿景的吸引力足够大，以至于人们进行了相当多的讨论和努力来实现它。”
成本仍然是一大障碍。Johal 说：“还有另一种标准，称为线束 (BoW)，它可以针对标准封装，这是开始使用小芯片的最简单方法。” “它们可以驱动大约 10 毫米到 15 毫米的通道长度（无端接），以及长达 25 毫米的通道长度（有端接）。如果你采用 64 位链路，那就是点对点连接。你需要 64 个接收器链路，你需要 64 个 TX。这是一大堆引脚。如果你有 130 毫米的间距，你会看到每个链路有6平方毫米，而一个链路有两个这样的引脚。从成本的角度来看，这是不可行的。另一个挑战是，要使这个长度发挥作用，信号完整性和电源完整性就会变得非常成问题。如果你有一个长链路，每个人都喜欢它——即使使用来自同一供应商但在不同节点的 PHY——让它与这些长距离、使用不同的材料一起工作，那将是一团糟。”
正在形成合作伙伴关系以帮助解决其中一些问题。“有机基板更加统一，因为它是一种更成熟的技术，但它不适用于许多高性能计算扩展，”波斯纳说。“它不提供带宽密度。它非常专注于一个封闭的生态系统，因为生态系统中的每个人都必须保持一致才能进行混合搭配。汽车行业也存在这种情况。这些微型生态系统正在供应链视图封闭的地方建立。多芯片的障碍正在降低，这是因为技术的成熟、工具的成熟、生态系统的成熟、可用的 IP，以及现在丰富的专业知识和参考资料。我们将达到最佳实践的地步。”
封闭的生态系统也允许更专业的解决方案。“UCIe 非常适合许多小芯片应用，尽管一些具有不对称流量的应用（例如传感器和内存）可能需要更专业的互连方案，”Eliyan 战略营销副总裁 Kevin Donnelly 说。 “基于标准的方法将是未来实现开放小芯片经济和市场的关键。由于目前大部分小芯片实施都是由大型早期采用者以专属方式完成的，因此更专业和优化的互连可能会继续用于最高容量的应用。”
虽然 UCIe 可能满足现有用户群的需求，但它并不能覆盖所有领域。西门子的 Rodriguez 表示：“UCIe 并不能满足所有市场的所有需求。我们确实看到了其他竞争解决方案。例如，Bunch of Wires 目前正在定义一种内存特定模式，而 UCIe 并没有解决这个问题。Bunch of Wires 的可定制性更强，可以满足专属芯片的需求，但 UCIe 在促进开放芯片市场互操作性方面遥遥领先。如果你需要不同的带宽要求或不对称带宽要求，那么 UCIe 就无法解决这些问题。”
UCIe 正试图走在市场需求的前面。“与我们使用 PCI Express 等其他标准的经验相比，它发布得早，”Rodriguez 补充道。“他们发布了 UCIe 2.0 的最终版本，我们才刚刚开始看到实施它的前几个项目。有了 PCI Express，IP 公司将从规范的 0.5 修订版开始实施 IP。UCIe 似乎采取了创建规范并在采用之前发布它的方法。”
存在无法满足正确需求的危险。“我相信小芯片最终会采用插座，人们会非常谨慎地定义它们，特别是针对他们自己的用例，”Alon 说。“在大多数情况下，不太可能真的需要任何复杂的东西。在大多数情况下，额外的开销令人头疼。我更多地谈论的是系统管理、启动和几百页的规范。”
UCIe 是否会开启一个开放的 chiplet 市场，还是仅仅满足现有采用者的需求？这是一个关于 chiplet 可能为主流市场带来的优势的问题。“这个 chiplet 概念的重点是，能够使用经过验证的 chiplet 的中型公司可以降低成本，”QuickLogic 的 Wang 说。“他们希望创造一种独一无二的东西，而不必从头开始构建整个 ASIC，这将花费他们更长的时间和更高的开发成本。”
成本仍然是一大障碍。“对于初创公司来说，从技术角度和最终批量成本的角度来看，采用小芯片设计可能更有意义，”Alon 说。“这意味着他们需要多个掩模组、多次流片。将其初始 NRE 与高级节点中更大的单片芯片进行比较，这并不是一个简单的权衡。在某些情况下，通过坚持使用单片解决方案，获得第一个产品的 NRE 可能会更低。这是一个复杂的舞蹈。工程中的许多事情都是如此。一旦你已经拥有足够大的市场和足够大的业务，你在稳定状态下所做的事情可能与你进入市场所要做的事情大不相同。”
这种情况在未来可能会改变，但目前不会改变。“如果你是一家中型公司，正在寻找两三家供应商的芯片，你可能不想进入超先进封装领域，”Wang说。“这会消耗掉你的大部分成本，你还不如直接去制造一个 ASIC。”
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来源：半导体产业纵横
