灵活与兼容：AI时代英特尔封装技术与策略优势解析

摘要：前几天我们聊了聊Intel 18A制程上的两大关键技术突破（详情参考：《Intel 18A两大关键技术解析：RibbonFET搭配PowerVia如何提升芯片性能》），即RibbonFET全环绕栅极晶体管技术以及PowerVia背面供电技术。它们旨在解决因晶体

前几天我们聊了聊Intel 18A制程上的两大关键技术突破（详情参考：《Intel 18A两大关键技术解析：RibbonFET搭配PowerVia如何提升芯片性能》），即RibbonFET全环绕栅极晶体管技术以及PowerVia背面供电技术。它们旨在解决因晶体管密度增加而导致的积热问题，并能够帮助基于Intel 18A制程工艺打造的芯片有更好的性能、能效表现。不过对于半导体芯片而言，与制程技术同等重要的还有封装技术。

作为当今全球范围内唯一的IDM模式的半导体厂商，英特尔能够独立完成从芯片设计、制造，到封装测试再到最终销售的全流程半导体芯片运营模式。因此除了制程工艺之外，保持封装技术的先进性，也是英特尔立足行业的最为重要的一环。

·AI驱动的范式转换时代里封装技术创新

当下，AI正在影响和改变着各行各业的模式与发展。半导体领域也不例外。在由AI驱动的范式转换时代里，传统单芯片、单封装模式无法再适应未来的发展。曾经很长一段时间里，先进封装技术往往不被大众所关注。但随着系统级芯片（systemonchips）和芯粒（chiplet）崭露头角，先进封装技术已经成为行业广泛关注的焦点。不过英特尔先进系统封装与测试事业部副总裁兼总经理Mark Gardner认为“这仅仅是先进封装发展的开端。推动封装技术优化和进步的因素有很多，且呈指数级增长，但这些因素同时也带来了复杂性。随着这一范式转变的进行，系统级代工厂（systemsfoundry）以及系统技术协同优化（systemtechnologyco-optimization）的概念变得愈发重要。作为代工厂或服务提供商，这些协同优化举措极具价值。这不仅仅是传统意义上的封装技术、互连和基板等底层技术，而是涵盖了更多系统级的创新。”

英特尔代工增加了系统级架构和设计服务。此外，热建模与优化、功耗建模与优化等工作，也都是英特尔几十年来始终坚持在做的事情。这些技术源于与产品部门的深度合作，并广泛应用于产品组合中的各种解决方案。所有这些元素在系统层面汇聚，使英特尔能够构建多样化的产品。

例如几年前英特尔推出的数据中心级GPU Max系列就很有代表性。它由将近50块基于五个不同制程节点的芯片（tile）构成，而这些芯片被集成到一个封装中。其中一些制程节点的芯片来自英特尔，另一些则来自第三方代工。因此，如何将所有这些不同制程节点以及复杂工艺的芯片整合到一个封装中，不仅需要考虑技术本身，还涉及硅与封装的协同设计、优化、热管理、功率传输等。所有这些因素共同作用，才能真正打造出这样的产品，这也是先进封装与传统单芯片封装技术的不同。

·50年行业领先的封装技术积累

在过去50年里，英特尔封装技术不断发展，并始终处于行业领先地位。

无论是引线键合架构（Wire-BondQFN/QFP）、倒装陶瓷芯片（Flip-ChipCeramic）、倒装有机多芯片（Flip-ChipOrganic &Multi-Chip）等经典的传统封装形式。还是时下EMIB、Foveros这样的2.5D、3D封装技术的探索与实践，英特尔在封装层面的技术积累相当深厚。

·英特尔代工三大完整的先进封装技术组合

也正是得益于这样的技术积累，英特尔代工有着非常完整的先进封装产品组合。包括两种不同版本的FCBGA（Flip-ChipBall Grid Array），即FCBGA 2D和FCBGA 2D+。在传统的有机FCBGA封装基础上，对于那些不需要高速I/O、或不需要芯片间极高带宽的产品来说，可以实现低成本量产。

EMIB（嵌入式多芯片互连桥接）则是英特尔相当知名的封装技术，从2017年开始投入使用之后，不少英特尔芯片都是基于EMIB技术来进行封装的。时下，它不仅包含EMIB 2.5D，同时还衍生出了EMIB 3.5D。前者支持单层芯片以及HBM（高带宽存储）堆叠，芯片间通过基板上的微型硅桥实现连接。当客户需要要高密度的芯片间连接，同时希望在芯片间实现低功耗连接时，EMIB是非常理想的封装方式。

而EMIB 3.5D与EMIB 2.5D类似，都采用嵌入基板中的硅桥技术。但不同之处在于，EMIB 3.5D引入了3D堆叠技术。就像我们在地基上建楼房那样，一层一层将芯片堆叠起来。而且芯片可以被堆叠在有源或者如中介层那样的无源基板上。因此，EMIB 3.5D不仅具备EMIB的优势，还增加了堆叠的灵活性。对于适合垂直堆叠的IP来说更加合适。

再者就是自2019年开始引入的Foveros技术，包括Foveros 2.5D和Foveros 3D。与EMIB 3.5D类似，Foveros技术可以与其它中介层技术结合起来使用。Foveros 2.5D可以在芯片与晶圆的连接上采用基于焊料的连接方式，而非基底连接。当芯片组将高速I/O与较小的芯片组分离时，就会采用这种方法。

而现在，英特尔在Foveros技术家族中引入了Foveros Direct技术。它不是焊料与焊料的连接，而是采用铜与铜直接键合。这种连接方式能够实现最高的带宽和最低的功耗互连，从而让芯片具备卓越的性能与能效。此外在AI和HPC相关产品中，实际上可以结合使用多种技术来进行封装。例如采用Foveros Direct 3D的同时与HBM连接，最终形成EMIB 3.5D封装。这些不同的封装技术之间并非互斥关系，而是可以被灵活地运行到到一个完整的封装中。

·EMIB 2.5D为何是AI芯片的最佳封装技术？

对于AI领域的芯片而言，英特尔认为EMIB 2.5D封装技术是最好的选择。下面这张图能够清晰地给出答案：

英特尔将EMIB 2.5D与其它2.5D技术进行了客观对比，如硅中介层（SiliconInterposer）、重布线层（RDL）中介层或其它桥接技术。

首先，EMIB 2.5D有着相当出色的成本优势。EMIB桥接是一种非常小的硅片，因此在同样尺寸的晶圆上会有更多的数量。并且由于尺寸较小，能够高度利用晶圆的面积。而且在加工过程中，这种高效利用率带来了显著的成本效益。如果我们构建一个复杂的封装，比如当我们需要构建一个包含12个HBM堆叠和多个完整光罩芯片的大型且复杂的封装结构时，如上图所示，采用晶圆级封装只能得到少量的成品，而且浪费了大量的空间和资源。这种差异在良率方面会进一步扩大，最终凸显了EMIB的成本优势。更重要的是，当扩展到更大面积的硅片复合体时，封装内HBM的数量越多，与那些晶圆级的其它技术相比，EMIB的成本优势会呈指数级增长。

其次，更高的良率和更快的生产周期。通过上图右下角的图表可以看到，晶圆级的技术始终存在一个晶圆封装步骤：芯片对晶圆（Chip-on-Wafer）步骤。这包括将顶层芯片附着到晶圆上，并涉及模具、凸点等多个工艺步骤。这些额外步骤显然增加了良率损失的风险，因为步骤越多，复杂度越高，所需时间也越长，从而造成了生产周期上的差异。而这种差异并非以天为单位，而很可能是以周为单位的差异。尤其是在快速变化的市场环境中，当需求不断变化，产品上市时间就显得至关重要。提前几周获得加电测试数据、硅片验证数据等，对客户来说更具吸引力。因此，更高的良率和更短的生产周期成为EMIB技术的第二和第三大优势。

第四个优势源于英特尔将硅桥嵌入基板的做法。在制造基板时，实际上是在一个大的方形面板上进行的。而EMIB能够极大程度地提高基板面板的利用率。由于基板尺寸规格与面板格式相匹配，它具备很好的可扩展性，能够适应大型复杂封装的需求。就比如需要更多高带宽存储器的AI芯片，如果想要在一个封装中集成更多的高带宽存储器，并且希望在一个封装中容纳更多工作负载内容，那么EMIB将是最佳的解决方案。

此外，EMIB 2.5D还能够为客户提供更多选择，这也是英特尔代工始终坚持的原则。同时EMIB技术已经在生产中应用了近十年时间，有着极为成熟的供应链。这些因素共同构成了EMIB作为AI领域，尤其是加速器的理想平台的原因。

·英特尔先进封装产能是当前行业水平的两倍以上

过去几年，行业内的2.5D封装产能面临诸多限制，但英特尔将Foveros 2.5D与EMIB 2.5D产能相结合后，其综合产能是当前行业水平的两倍以上。

所以如果担心需求波动是否能够应对需求增长的话，那么英特尔的解决方案无疑更有吸引力。毕竟英特尔拥有庞大的现有产能基础，可以快速扩产，无需新建大量工厂。同时英特尔还预留了充足的空间来支持未来的需求增长。

目前英特尔已经完成了超过250个2.5D设计项目，这些项目既涉及英特尔产品，也涵盖其它无晶圆厂客户的需求。这些设计需要不同面积，不同数量芯片的封装，应用范围覆盖消费级产品到FPGA、服务器数据中心以及AI加速器等。因此，2.5D技术几乎涵盖了所有技术领域，并且已经非常成熟。

此外，英特尔代工还为客户提供了不少额外的增值服务。不仅是产能和各种丰富的设计经验，同时还会帮助客户优化产品，包括但不限于硅与封装的协同设计、设计策略，功率传输、高级建模，热管理，不同材料的实验室表征及相关反馈改进等方面。

·将测试融入制造过程确保每一个封装芯片都是已知良品

在封装环节中，芯片测试是非常重要的一项工作，确保进入封装的芯片是“已知良品”（Known Good Die，KGD）一直以来都至关重要。当一个封装内仅有一颗芯片时，情况相对简单。但如果有50块不同的芯片组合在一起，一块坏的就会毁掉另外49块好的芯片。因此确保GPU、芯片和I/O裸片都是良品变得尤为重要，以免破坏原本合格的组件。

为此，英特尔开发了一种名为“裸片测试”（Die Sort）的技术，它已经在生产中使用了十多年。如下图所示，英特尔会将整片晶圆分割成一个个单独的裸片，并在组装到基板之前对它们进行分类和测试。

由于裸片体积较小，热量控制精确，热管理能力显著增强。比如这一过程可以实现温度在1秒内变化约100℃。这种精确的热控制使得过去只能在最终测试阶段执行的内容，现在可以提前在裸片测试阶段完成。这意味着英特尔能够更早地识别出哪些计算单元有缺陷，从而在制造过程中及时发现问题。这不仅提高了生产效率，还显著提升了良率。

在过去，这样的改进已经非常有价值，但在今天，当封装的材料成本加上所有硅片成本达到数千美元时，这种改进就变得尤为关键。此外，通过在制造过程中加入测试环节，可以在不同阶段进行质量检测，而无需等到最后阶段。而且在投入更多组件之前，确保之前的封装步骤制造的都是已知良品是至关重要的事情。因此，这种方法在当前环境下变得更加关键。

下图所示的是一个AI加速器架构的案例，它包含多个HBM堆叠和I/O组件，采用3D堆叠技术打造。这张图概括了英特尔代工在封装过程中涉及到的关键技术。包括：

·模拟裸片测试（Simulated Die Sort），确保在封装前就已经识别出良品。

·EMIB的关键技术——热压结合（ThermalCompression Bonding），这使得裸片可以更高效地组装到基板上。

·Foveros Direct的3D混合键合（3D Hybrid Bonding）技术。

·120×120mm超大封装（Large Packages）。

·应对封装尺寸变大而产生翘曲问题时，仍能够级封装（Board Assembly）的创新技术。

·以及硅封装协同设计（SiliconPackageCo-Design）