摘要：今年的IIC Shanghai虽说从峰会和论坛的安排上相较往年无异，无论是电源论坛、MCU论坛、EDA/IP论坛，还是中国IC领袖峰会和绿色能源峰会本身。不过仔细去深入这些论坛和峰会，就不难发现所有人都在谈AI，所有话题几乎全部围绕AI——就连电源、测试相关的

半导体工程师 2025年04月05日 07:55 北京

今年的IIC Shanghai虽说从峰会和论坛的安排上相较往年无异，无论是电源论坛、MCU论坛、EDA/IP论坛，还是中国IC领袖峰会和绿色能源峰会本身。不过仔细去深入这些论坛和峰会，就不难发现所有人都在谈AI，所有话题几乎全部围绕AI——就连电源、测试相关的话题也离不开AI。

这和AI对目前半导体行业的价值有莫大关联。很自然的EDA/IP与IC设计论坛，所有演讲嘉宾也都在往AI、生成式AI、边缘AI的方向去走——就连Cadence在介绍自家EDA工具时，也从头到尾贯彻了“AI”始终。而安谋科技对AI时代的进化有着一套独到的见解。

安谋科技高级商务拓展经理毛卫洋说，地球经历的寒武纪，生物大爆发之际，生物进化出眼睛之时，各个生态位就出现了新物种。在他看来，信息技术产业目前在AI技术的推动下，也正经历这一过程。“2016年孙正义先生说过，AI会带来全新的物种和生态。”毛卫洋说，“前两年ChatGPT爆火，云端AI爆发；这两年自动驾驶汽车、机器人、AI PC/AI Mobile都出现并走向落地。”

“更多产品形态出现，我们的生活场景也会发生巨大变化。”无论是可能要走进家庭的家政机器人，还是无人驾驶汽车全面普及，以及工业领域的全面自动化和机器人应用等。锐成芯微业务开发副总监张涛描绘了当智能“下沉”，可能诞生的机会点包括自动驾驶、智能安防、智慧健康、智慧城市、智能家居、工业物联网、智慧农业等。

有机会自然伴随挑战。论坛上的几名发言人都着重阐述了，走向这一目标可能遇上的挑战。毛卫洋概括的挑战包括（1）AI往端侧走，提出算力需求；（2）必然要求更高的效率和低功耗解决问题；（3）高数据安全需求；（4）以及端侧场景的丰富性，意味着这些场景的算力与特性需求差异——换句话说不是单一方案可以解决所有问题，针对复杂场景，有适应性或针对性的算力需求才是未来方向。

锐成芯微在遭遇挑战问题上的看法更具体，张涛描述当前芯片IP面临的挑战有：芯片设计难度加大、迭代周期却变短了；工艺演进加快，可靠性要求却提高了；芯片成本提升，产品价格竞争却依旧激烈；还有就是芯片的定制化、多样化需求。

抛开由于不同企业所处生态位差异致其预见的挑战略有不同，以及实际上很多所谓的挑战是半导体行业始终面临的——比如性能、功耗、安全，它们并不是因为AI的出现才有的挑战。我们认为，AI时代真正给行业带来的挑战就是毛卫洋和张涛提到的最后一点：多样化场景的适配和定制需求。或者从芯片设计角度来说，叫“应用导向的芯片设计”，也自然导出更多时代热词：chiplet、先进封装、异构集成等等。

而在IIC Shanghai的EDA/IP与IC设计论坛上，我们看到不同企业的发言、AI带来机遇和挑战，也的确就是这一大趋势的写照。而每一个点，都深度契合这一挑战背后的逻辑。

RISC-V：AI时代最夯的指令集

本届论坛的6家参与企业有3家都在谈RISC-V。电子工程专辑此前多番撰文探讨过，为什么说RISC-V是最适配当代AI芯片发展需求的指令集。尤其当我们说“应用导向的芯片设计”时，RISC-V的灵活性和可扩展性显然是ARM, x86这样的生态无以比拟的。

而我们更关注的，实则是RISC-V生态究竟做到了何种程度。灿芯半导体市场总监杨凯在主题演讲中援引Semico Research的数据，提及2025年RISC-V芯片市场规模会突破450亿美元，过去这些年的年复合增长率58%。全球范围内的RISC-V企业已经从2019年的800家增长至2025年的4200家。

杨凯说基于RISC-V的“企业自主可控”特性，以及当前展现出在诸多领域的巨大应用潜力，加上AI令更多应用场景的放量需求，都让RISC-V在这个时代显得与众不同。

而且就像前两年我们在探讨的RISC-V并不单纯在IoT嵌入式领域开花，还走向HPC、服务器、汽车等高复杂度领域。达摩院玄铁在这方面更有发言权。论坛上阿里巴巴达摩院玄铁RISC-V高级技术专家盛仿伟就特别提到，今年2月份发布的玄铁C930，乃是“采用RISC-V指令集、已经silicon-proven的、公开授权的最强性能的CPU IP之一”。

“性能达到Arm的X1和N2水平。”应当是指Cortex-X1和Neoverse N2。C930是面向商用服务器场景的CPU IP，“是业界对于RISC-V新标准支持最全、性能最强的IP之一。”“标志着RISC-V已经达到了应用处理器领域的高水平。”

也不单是玄铁一家如是，RISC-V国际基金会主导制定的指令集配置标准RVA23 Profile就已经强制要求支持虚拟化、矢量计算、矩阵扩展等，以适配高性能计算场景。实际上在2023年以前的相关标准中，高性能和AI相关的项目占比就已经达到了56%。所以RISC-V早就已经将高性能和AI作为重要发展方向对待了。

盛仿伟分享的数据是，预计到2031年RISC-V将在所有主要应用中占到三成的市场份额——统计也包括了Arm, x86这些当代主流指令集，如下图所示：

而从玄铁目前的动作，也能更进一步地了解RISC-V生态的发展情况：其生态构建水平与高度还是超出了我们的预期的。这里基于盛仿伟的演讲稍作相关代表事件列举：

（1）玄铁高级技术专家赵思齐当选AME（Attached Matrix Extension）TG主席，推进Marix技术的演进和标准制定——也就是有利于AI加速的指令方向探索；

（2）在面向AI加速时，玄铁做了Vector指令扩展、AI Dot Turbo扩展（加速点积运算）、Vector SFU扩展（应对大模型发展需求），以及AME（Attached Matrix Extension）扩展；

（3）玄铁在RISC-V虚拟化软硬件技术方面下了不少工夫——盛仿伟说是立足Arm/x86虚拟化发展基础，RISC-V快速形成完整高效虚拟化机制，全面兼容RISC-V H扩展；在推进虚拟化技术过程中，“参与制定并成为RISC-V IOMMU架构规格贡献者，还针对RISC-V Scalable模式提案了GIPC"；

（4）演讲中提到“新32位”支持，即针对32位应用程序的兼容，玄铁和PLCT实验室合作，联合发布“新32位”产品级开源工具，在64位硬件上运行32位程序；据说是基于EF_RISCV_N32结构，“既能利用ILP32提升缓存和内存效率，又能使用RV64* ISA指令提升性能”——有兴趣的可以去看一看玄铁的对应技术；

其他相关自主扩展接口、安全、互联（多核互联调度），以及具体的IP产品、设计平台、开发工具链就不做赘述了，我们认为以上几项就足以展现RISC-V高水平、快速的生态建设现状了。目前玄铁RISC-V IP授权数超过800个，客户近600家，累计出货芯片超过45亿颗。

另外一家在论坛上着重谈RISC-V的是灿芯半导体，并强调自家所推的RISC-V芯片定制化turn-key解决方案——这也与RISC-V的时代主旋律完美契合。

杨凯介绍说，灿芯基于RISC-V可提供高效的定制核；可集成各种加速单元——如加解密、图像处理等；搭配高效的线上互联技术，令各模块实现高速数据交互；根据需要灵活提供IO接口方案；通过优化电源管理模块，可优化系统功耗；以及安全保障机制，提供数据和系统安全防护...最终构成完整的turn-key模式。

实际上灿芯能够提供此类服务模式，本身也依托于RISC-V指令集开放开源的特性，做灵活的配置和定制，满足不同场景需求。杨凯列举了AIoT边缘芯片定制解决方案，包括满足低功耗语音识别与图像处理需求的、RISC-V双核与神经网络加速器搭配的方案，还有工业控制MCU的定制方案——满足功能安全认证需要的等等；还有灿芯已经达成的案例列举，如基于RISC-V的通信ASIC定制芯片、工业控制ASIC定制芯片等。

这些本身也能够说明RISC-V生态的繁荣，灿芯亦为其中的生态建设者。

ARM生态：新的A320搭配NPU IP

ARM和安谋科技在AI时代自然也是不甘示弱的：当我们回顾自Armv7至现如今最新的Armv9.2，就不难发现ARM在指令集层面所做的推进。Armv7-A引入了众所周知的NEON；到Armv8.0-A，做了更进一步的扩展，“开始支持32个128位寄存器，可同时并行多个乘加运算”；Armv8.2-A NEON则对FP16做出了支持，也支持8位点积运算；以及至Armv9.2-A的SVE2，引入BF16以及矩阵乘指令支持。

更不用说这一路走来，从Trustzone开始，进化至EL2, S-EL2, 及PAC（指针验证码）/BTI（跳转目标识别）/MTE（内存标记扩展）等更多高级安全特性，这类在安全性方面的加强...

论坛之上，毛卫洋主要介绍的产品是基于Armv9的Cortex-A320，以及包括Ethos-U85、周易在内的NPU IP。其中Cortex-A320应当是现如今Arm面向边缘应用的大IP，虽然从命名方式上来看似乎更靠近手机上在用的A520，但Arm对其定位是面向追求更进一步DSP/ML性能的此前在用Cortex-M85, Cortex-A53, Cortex-A35用户。

针对Cortex-M系列用户，毛卫洋说Cortex-A系列有更丰富的开发环境和资源。“A系列支持Linux, Android之类的复杂操作系统，能扩展内存空间，更能适配端侧与边缘对AI算力的需求。”所以如果从A35升级到A320，则ML性能提升10倍（主要应该是因为SVE2的引入），CPU的SPECint2K6性能提30%；相对的A53→A320，这两个值为6x和15%，而且两者的面积相似；相对M85，则强调A系列的性能提升、MMU及支持复杂操作系统。

Cortex-A320是目前Armv9架构的处理器中最小的一款IP，且具备出色的能效比。但与此同时，它也引入了Armv9 Cortex-A系列的安全特性，加上ML性能数倍提升，以及可面向不同市场实现扩展和通用——甚至“让IoT也能享受手机的丰富软件生态”。

有关Cortex-A320微架构的具体升级点、Armv9安全特性和AI计算加成详情，以及包括Arm Kleidi在内的AI生态，本文不做赘述——Arm官网对此应当会有详尽解释。总之Cortex-A320的价值涵盖（1）安全特性加成；（2）软件生态更广阔；（3）大幅提升的ML性能，契合边缘AI时代需求——当然还有相比M85/A35等产品的性能提升、内存空间扩展支持等...

除了CPU IP之外，不得不提的当然还有Arm和安谋科技的NPU IP。当边缘面临更高算力需求时，光靠CPU及扩展指令的加速显然是不够的——尤其是参数量更大的大模型。Arm的方案为，当面向轻度AI（~4TOPS）时可考虑Ethos-U85这样的NPU。

Ethos-U85原本也是面向嵌入式领域的AI加速器，此前Arm官方推荐的搭配方式是Cortex M55/M85 + Ethos-U85。现在Ethos-U85也可以和Cortex-A320搭配，“实现紧密结合”。在1GHz频率下，U85大约提供4TOPS算力。

当需要更高算力时，自然还可以考虑安谋科技的周易——毛卫洋特别提到，不久以后，“新一代NPU IP就会亮相”——从PPT来看，新IP支持INT4/INT8/INT16/FP16等数据格式；支持W4A16硬件加速，W4应当是指将神经网络权重从常规的FP16压缩至INT4存储，通过量化技术减少内存占用和带宽需求，A16则是在计算过程中激活值仍保持FP16精度，以平衡计算精度和效率——这么做有利于降低内存占用、提升计算效率；

另外还有“特殊计算DSA加速”，“实现专用加速，应对未来上下文长度增加的趋势”，也提升特定负载的能效比；特别针对Softmax和Layernorm进行加速优化；还有持续的软件投入，提供算子库的持续开发等......

除此之外，有关即将发布的NPU IP信息还有多任务QoS管理、适应不同客户特性、深度定制需求的“灵活IP授权模式”；及配套适配DeepSeek、通义千问、Llama等主流大模型也属于基础操作了。“晚些时候我们会发布这款产品，请大家关注。”

AI时代的更多加速器及周边IP

AI时代既然强调面向不同场景的定制化需求，则在AI技术真正走向成熟阶段之前，边缘市场配套IP的多样性大约还将持续。所以同时能做图形渲染、AI加速的GPU IP现下是必然将占有一席之地的。Imagination作为IIC的常客，本次论坛就其最新的D系列GPU主要强调的也是AI算力。

Imagination在边缘与端侧AI领域发力的基础应当在于其手机和汽车市场的历史战绩。另外这家公司的GPU IP也应用在电视、机顶盒、可穿戴设备、工业领域等诸多市场。Imagination中国区应用工程师经理孙千喆说当前Imagination的GPU技术本身就特别契合边缘计算的需求。

她在主题演讲中主要介绍了IMG D系列的DXTP和DXS。其中DXTP“专为功耗受限设备准备，是兼顾图形处理和AI计算的加速器”。就图形渲染角度来看，在GFXBench Manhattan, Aztec Ruins等经典测试中，IMG DXTP相比DXT系列的性能领先幅度在11%-22%之间。

这主要是因为DXTP相比于DXT，虽然单个SPU内部的USC模块单元数量减少了，但SPU整体数量增多，则对应的几何处理硬件模块增多——通过架构优化令几何吞吐率提升了50%，也就整体提升了图形性能。

而对边缘AI而言，DXTP“会加速较小单位的计算任务，不让任务调度成为瓶颈；支持更多数据格式（FP16/FP32/INT8/DOT8）；加大了local memory size”。加上Imagination针对OpenCL计算库特别引入了imgNN（神经网络库）, imgBLAS（线性代数库）, imgFFT（快速傅里叶变换库），也在软件层面实现了AI性能的成倍扩增；还有与Android生态在LiteRT框架上的优化，也便于AI应用在Android设备上的落地。

除IMG DXTP之外，孙千喆还介绍了DXS系列——这是个主要面向汽车的GPU IP。除了D系列架构本身的图形渲染和AI计算优势（扩展最高9TFLOPS FP32, 36TOPS INT8算力），DXS更强调其分布式安全机制（distributed safety mechanisms）——以相对低的成本达成ASIL-B安全等级。

孙千喆表示，通常多核达成安全性的方案是在不同的核上跑相同的负载，或者单核重复跑两次，以实现错误检测。“这类方案多少会损失面积或性能。”而IMG DXS“会借助相对idle状态插入安全检测时机，则就能以更小的面积开销，在不损耗性能的情况下检测错误”。“在不同的硬件block中插入安全机制，每个安全机制都处理相对小的一部分。”“这种分布式安全机制有利于在发生故障时快速定位问题。”

当然对于完整的芯片系统而言，除了上述这些CPU, GPU核心IP，还需要更多的IP辅助。张涛在演讲中就提到AI创新产品的技术特点不仅有强大的算力，还有大容量存储、集成更多IP，以及边缘AI配套所需的低功耗设计。锐成芯微提供的IP类型就包括有模拟IP、接口IP、射频IP和存储IP。定位这几个IP分别的价值在于看得更远（模拟IP）、连得更稳（射频IP）、算得更快（接口IP）、记得更牢（存储IP）。

比如模拟IP，可实现高精度的信号转换、让微弱小信号可更精准地放大、PVT传感器用于AI芯片运行环境参数监测、还有高性能低功耗时钟是“CPU可靠运行的脉搏”；而接口IP，如超高速SerDes，“打破数据洪流的传输瓶颈”；射频IP，则在多频段兼容的情况下，“保障复杂环境永远在线”；存储IP，涵盖不同NVM存储器产品，以及AEC-Q100 Grade0车规级MTP...

上面这张SoC产品框图，给出了锐成芯微IP全平台解决方案一览。值得一提的是，张涛特别提到“我们为客户提供整体IC设计——传统IC设计企业设计芯片是常规，但现在随着应用越来越广泛，很多应用公司也想定制符合其应用特色的芯片”，这也是锐成芯微的目标客户——这一点本身也符合AI时代之下，面向更多场景满足特定应用需求的芯片设计趋势。

芯片设计也全面AI化

比较有趣的是，同样参会的还有Cadence——就直觉角度来看，Cadence作为一家典型的EDA企业，本身就是AI芯片设计时代的中坚力量。但Cadence客户成就部技术支持总监蔡准，对于Cadence全栈式“提效方案”的注解，基本就让Cadence现在的策略和解决方案成为AI应用活生生的例子，或者说Cadence本身就是AI技术的受益者，及AI技术应用的最佳写照。所以我们将Cadence放到本文的最后来谈。

蔡准提到传统设计流程的局限性，包括在优化方法上依赖于工程师个人经验、手动调参，性能局部优化、仿真验证迭代周期长；而工具流程也不够自动化，各步骤相对独立，“整个过程需要多次数据交换，包括工具和工具间、人和人之间，影响了团队人均产出”；而芯片、封装、系统设计，芯片设计前中后端不同阶段也难以做到并行，协同合作程度低，且前期不易发现问题，增加后期返工可能。

现代芯片系统设计的需求，就要求对上述三个方向都做出优化。包括优化方法方面，EDA工具智能化，以AI代替手动干预——做到全方位性能优化，缩短目标实现周期；设计流程需要自动化，流程各步无缝衔接——最终提升人均产出率，满足人力资源需求；协同合作上，要求跨领域协同设计，分析验证前移——如此才能做到风险问题早发现，减少返工、加速产品上市。

而Cadence所谓的“全栈式提效方案”，关键词就在于“自动化”“智能化”和“前移化”，对应的也是上述三点。从高抽象维度来看，在基于LLM AI的策略指导下，除底层面向客户提供大数据和AI平台，中间层以Cadence的强项在数字模拟、验证仿真等领域提供AI优化方案之外，最上层的Cadence Copilot还使用LLM和各类基础模型帮助工程师提升效率。不过这不是蔡准这次谈的重点。

具体到Cadence的工具和平台是如何应用AI技术来大幅提速增效的，受限于篇幅无法深入。这里做个简单的概括：蔡准阐述了（1）包括前端设计的Verisium，后端设计的Cerebrus, 到模拟设计的Virtuoso Studio和PCB设计的Allegro X AI，以及多物理场仿真的Optimality Explorer等不同工具是如何利用AI技术来实现效率提升的；

（2）与此同时再通过贯通流程的自动化，实现多环节的自动对齐和闭环优化，来提升团队人均效率（例如层次设计流程自动化Smart Hierarchical Flow, Certus Closure Solution）；（3）以及将部分靠后的流程前移——如RTL性能探索前移、时序约束验证前移、压降和热分析前移等......

蔡准总结这3个组成部分的逻辑为（1）以智能化筑基，推动EDA和AI在全领域的融合，加速目标实现；（2）以自动化架桥，贯穿设计流程，推动工具之间无缝衔接；（3）以前移化，破壁打造多领域协同平台，降低管控风险。但说这套理论感觉还是有些枯燥了，有兴趣的读者可以去具体了解Cadence是如何具体践行这一整套逻辑的，细节处会有趣很多。