摘要：英特尔代工（Intel Foundry）、台积电（TSMC）和三星代工（Samsung Foundry）都在争相提供全3D-IC（三维集成电路）的所有基础组件。在未来几年内，这些组件共同作用，将以最小的功耗实现性能数量级的提升。

英特尔代工（Intel Foundry）、台积电（TSMC）和三星代工（Samsung Foundry）都在争相提供全3D-IC（三维集成电路）的所有基础组件。在未来几年内，这些组件共同作用，将以最小的功耗实现性能数量级的提升。

目前，人们对工艺节点的进步投入了大量关注，但成功实现3D-IC的实施要比单纯缩放数字逻辑复杂和全面得多。这需要新材料，以及处理更薄基板并将它们组合在一起的不同方法。它涉及不同的背面供电方案、各种类型的桥接、多芯片通信的接口标准，以及新的互连技术和方法。而且这将需要对电子设计自动化（EDA）工具和方法、数字孪生、多物理场模拟进行重大变革，同时还需要对工程团队和流程进行重组，并在从设计到制造的各个阶段注入人工智能。

3D-IC在代工厂的内部路线图上已经存在了十多年，但直到两年前 ChatGPT 的推出以及随后人工智能数据中心的建设，全芯片堆叠才真正获得了发展动力。从那时起，重点一直放在大幅提升功耗和性能上，而实现这一目标的最佳途径是分解片上系统（SoC），将大量计算元件并行化，并减少信号在不同处理元件和存储器之间来回穿梭时遇到的距离、电阻和电容。

垂直集成的优势

这里的目标大家都很清楚，但实现这些目标所需的一些技术仍在开发中。这就解释了为什么所有代工厂都宣布计划在未来几年内各自投入约 1000 亿美元，以实现3D-IC的批量生产。有很多问题需要解决，而且其中大多数问题需要预先解决并在硅片上得到验证，以使这项工作取得成功。从技术和经济的角度来看，仅仅依靠平面缩放带来的功耗、性能和面积 / 成本优势已经不够了。

台积电业务发展和全球销售高级副总裁张晓强（Kevin Zhang）表示：“晶体管技术和先进封装集成必须携手共进，才能为我们的客户提供完整的产品级解决方案。三维架构技术组合对我们来说已经变得非常重要。”

有充分的记录表明，在平面片上系统中，信号的传输速度比在某种类型的系统级封装中的不同芯片之间要快。但是，虽然数字晶体管仍在不断缩放，静态随机存取存储器（SRAM）和导线却并非如此。在最先进的节点上，将所有东西都封装在单个光罩尺寸的芯片上常常会导致良率低下，并且首次流片成功的概率大幅下降。

作为回应，系统公司和领先的处理器供应商已经开始分解片上系统，并将它们转变为先进封装中的小芯片组件。小芯片的良率比大型片上系统更高，而且每个小芯片的设计成本更低。从理论上讲，将多少小芯片组装成定制封装以提高性能是没有限制的。

然而，当数据需要在存储器和处理元件之间来回移动时，这些多芯片组件的性能会急剧下降。这就是所谓的存储墙，它是距离和信号在导线上传播速度的函数。高带宽存储器（HBM）对于三级缓存来说效果很好。由于其更宽的通道（HBM4 有 2048 条通道），它比标准动态随机存取存储器（DRAM）快得多，这有助于降低电阻和电容。但静态随机存取存储器仍然更快，使其成为一级和二级缓存的首选存储器。静态随机存取存储器通常配置有六个晶体管，与使用一个晶体管和一个电容的动态随机存取存储器相比，它显著提高了访问速度。需要这个电容来解决电荷泄漏问题，当动态随机存取存储器发热时有时会自发发生电荷泄漏。

混合方法会有所帮助，堆叠更多层的高带宽存储器也是如此。三星、SK 海力士和美光（Micron）是仅有的生产高带宽存储器的公司。三星已将其作为一个跳板，开始针对特定的工作负载定制高带宽存储器。但最佳解决方案是同时使用更多的高带宽存储器和静态随机存取存储器，代工厂的最新路线图显示，不同存储器的复杂组合采用了非常紧密的互连间距，以促进数据移动。

图 1：英特尔的 3D-IC 概念，将 14A 小芯片封装在 SRAM 之上，采用 EMIB 桥接技术将其连接到 I/O，并被 HBM 包围以实现 L3 缓存。

英特尔的最新架构显示，14A 逻辑层直接堆叠在静态随机存取存储器模块层之上。

英特尔代工高级副总裁兼总经理 Kevin O’Buckley 表示：“每个人都在谈论存储墙。随着我们不断缩放更多的核心，并将计算性能提升得越来越高，满足数据需求成为了首要任务。3D-IC是我们可以将芯片面积的很大一部分用于静态随机存取存储器，同时又不牺牲所需计算面积的一个例子。”

不过，这种方法需要一种完全不同的芯片组装方式。逻辑层堆叠逻辑层也是如此，这种方式已经在规划阶段存在了多年，但由于散热问题在很大程度上被搁置。这里的目标是通过添加另一层处理元件和存储器，将晶体管密度提高一倍，并使它们表现得像一个单一系统。

台积电张晓强表示：“我们从面到背的集成开始，将两个芯片组合在一起。我们也在开发面对面的集成方式，让客户能够最大限度地提高两个芯片之间的互连密度。如果你看一下我们将芯片堆叠在一起时的混合键合间距，它将从 9 微米继续缩小到 6 微米，甚至可以低至 5 微米及以下。这种集成将包括面到背和面对面的方式，以满足不同的应用需求。”

图 2：台积电的 3D-IC 路线图显示了不同的集成策略

去年春天的一次演示中，三星代工业务发展副总裁 Taejoong Song 展示了一个路线图，其特点是将逻辑层堆叠在逻辑层上并安装在基板上，将一个 2 纳米（SF2）芯片堆叠在一个 4 纳米（SF4X）芯片之上，两者都安装在另一个基板上。这基本上是一个 2.5D 封装上的 3D-IC，有时也被称为 3.5D。Song 表示，代工厂将从 2027 年开始在 SF2P 之上堆叠 SF1.4。

图 3：三星的 3D-IC 路线图

垂直集成的限制

无论布局如何，散热仍然是最大的挑战，这也是3D-IC进展缓慢的最常被提及的原因。从那时起，情况发生了很大变化，领先的芯片制造商对性能和功耗的要求需要齐心协力来解决这个问题。

虽然这项技术的确切交付日期仍然模糊，但这三家代工厂现在都在其路线图上突出显示了3D-IC。至少部分解决方案可能是将最新节点开发的逻辑与 N-1 或 N-2 节点的逻辑相结合。但目标是实现更紧密的集成，使其表现得像一个系统，并通过高速接口连接到从平面片上系统中剥离出来的其他关键组件。

在过去几年中，已经出现了多种去除积聚热量的解决方案，但并非所有解决方案都已准备好进行大规模生产。其中包括：

1.硅通孔（Thermal vias）。硅通孔可用于将热量直接从处理元件引导到封装外部的散热器。这里的挑战是确定这些微型 “烟囱” 的数量和位置，因为不同的工作负载会产生独特的热梯度。

2.蒸汽帽（Vapor caps）。这种方法的工作原理类似于蒸发式（又名沼泽式）冷却器。当气体经过湿垫时，它会吸收液体，然后蒸发，将一些热量散发到外部散热器。最初使用这种方法的实验失败了，因为目标设备是经常被移动和摇晃的移动电话。但在数据中心，服务器机架在使用时是固定的，这使得这种方法更可行且成本相对较低。

3.微流体技术（Microfluidics）。这个想法可以追溯到 20 世纪 80 年代，当时大型机需要水冷（现在对于某些系统来说，水冷再次成为一种选择，尽管不一定是用水）。这使得升级变得困难，而且像所有的管道系统一样，有时会漏水。当安装了风冷的小型计算机和装满个人电脑服务器刀片的机架时，许多客户认为这是一个巨大的优势。但随着晶体管密度的提高和繁重的工作负载，通过微小通道移动液体再次成为积极研究的方向。

4.热界面材料（Thermal interface materials）。这些材料有垫片、膏状和固体材料等形式（最近还有碳纳米管），它们在传导热量方面很有效，但也很昂贵，而且长期来看相对未经测试。行业仍在努力确定使用哪些材料、以何种组合使用，以及在哪个阶段可以实现规模经济。

5.浸没式冷却（Immersion）。虽然这听起来违反直觉，但电子产品可以浸没在惰性液体中而不会导致短路。这里的挑战是可重复使用性、可持续性和成本。

为数据设计

在多芯片组件中增加晶体管的数量也会增加布线的拥挤程度。先进的布局布线工具已经能够实现大部分自动化，但它们无法解决为所有晶体管供电的问题，而这对于保持性能至关重要。这就是为什么这三大代工厂要么已经开发，要么正在开发背面供电（BPD）技术：

1.英特尔的 PowerVia 背面供电技术将在今年的 18A 节点中与带状场效应晶体管（RibbonFET）纳米片晶体管一同推出；

2.台积电将从 2026 年下半年开始，在 A16 节点引入超级电源轨背面供电技术；

3.三星将从 2027 年开始在 2 纳米节点提供 SF2Z 背面供电技术。

将供电网络移到芯片外部缩短了电力传输的距离，并且使得通过芯片中的各种金属层布线信号变得更简单。因此，与复杂的布线相比，现在的布线可以更加直接，特别是在充满硅通孔并通过混合键合连接的芯片之间。

楷登电子（Cadence）高级产品总监 Mick Posner 表示：“你有能力在芯片之间拥有成千上万的硅通孔。这很棒，但每个比特需要 0.003 皮焦耳的能量，虽然这个能量很小。然而，当你把它们全部塞进 1 平方毫米的区域时，能量需求就会累积起来。你需要进行热点分析，并且管理这个功率范围以及计算密集型芯片正在做的任何其他事情将是一个挑战。功率密度已经会很高，而且我们已经看到热膨胀会使一叠芯片分开。存在很多挑战。但也有提升性能的能力。而且因为芯片在宽度上的扩展是有限的，所以现在必须在垂直方向上发展。那么为什么不构建一个‘摩天大楼’呢？”

这就是大致的想法。然而，要充分发挥芯片堆叠的优势，这些层需要更薄，以减少信号传输的距离。此外，并非所有层都需要堆叠。例如，高带宽存储器可以设计成围绕着3D-IC逻辑堆栈，并与输入 / 输出和其他存储器进行高速连接。

为了真正加快这一进程，其中一些连接可能会采用光接口和共封装光学技术。所有主要代工厂都在其路线图中纳入了共封装光学技术，因为光能够以极快的速度移动数据，同时产生更少的功耗和热量积聚。

4：TSMC 计划将共封装光学器件与其 3D-IC 模型相结合

图 5：Intel 的光学路线图

英特尔代工的首席技术与运营官兼总经理 Naga Chandrasekaran 在最近的一次演示中表示：“光互连与传统的电输入 / 输出相比具有显著优势。在提高边缘密度方面，它在带宽、延迟和功率效率方面都有好处。当我们能够采用光互连并将其应用于芯片到芯片的层面，再结合英特尔的先进封装能力时，这个解决方案将在我们如何扩展基于人工智能的解决方案方面提供显著优势。它将提供更密集和更先进的互连能力。此外，在计算领域，通过采用共封装光学解决方案，我们可以实现更低的延迟和更高的吞吐量。”

与3D-IC中的大多数事情一样，这说起来容易做起来难。一方面，光不会拐弯，所以波导不能有任何直角。它们还需要光滑，因为任何粗糙度都会产生与电互连中的线边缘粗糙度相同的效果。除此之外，光会对热产生反应，在不可预测的工作负载下，可能会导致光的偏移超出预期。

英特尔的 O’Buckley 表示：“现在计算系统的实际情况是，它不仅仅局限于一块电路板。在大多数情况下，它甚至不局限于一个机架。如果你看看当今地球上一些最大的系统公司正在做的事情，比如超大规模数据中心或英伟达（NVIDIA）开发的人工智能系统，在提升性能指标方面，连接性与计算能力同样重要。铜一直是我们行业几代人的支柱，而光学则是连接城镇的技术。现在，光学能够使太比特级别的带宽在机架之间连贯地传输，这一点至关重要。过去，连接通常发生在交换机层面。但由于这些系统对一致性和延迟的要求，我们现在讨论的是直接将光学连接驱动到计算集群，而不是必须通过交换机。毫无疑问，这就是行业的发展方向。”

至少部分解决方案是智能地放置光学组件。O’Buckley 表示：“很多时候取决于激光源的位置。目前在光学领域的一些创新是，像复用（MUXing）这样的元件往往对温度不太敏感。你可以把它们放置得离计算元件很近。然后对于激光源和一些传感设备，你可以把它们移得稍远一点。以这种方式进行一些光学操作可以分离激光源，这也是一些公司正在选择做的事情。”

台积电的张晓强表示，光子学也可用于减少芯片中的热量。“在不久的将来，我们将看到客户使用集成硅光子学将信号引出以实现芯片到芯片的连接。我们都知道，在信号传输方面，光子比电子效率高得多。电子在计算方面非常出色，但在信号方面，光子更胜一筹。”

张晓强表示，另一个关键选择是集成电压调节器，这将进一步提高功率效率。“这非常重要，因为客户或未来的人工智能产品希望将多个逻辑层和多个高带宽存储器集成在一起。这些都会消耗功率。如果你看看当今先进的人工智能加速器，我们说的功率轻松就能达到 1000 瓦。未来可能会达到几千瓦。将电源引入这样的封装非常困难，所以通过使用集成电压调节器，你可以降低电流需求，因为凸点的数量是有限的。你不能仅仅输入那么多电流。”

这反过来又减少了封装中的整体热量。

工艺缩放

这可能有点违反直觉，但要最大限度地发挥3D-IC的性能优势，需要持续的工艺缩放。原因与其说是晶体管的性能（尽管芯片制造商肯定可以充分利用这一点），不如说是动态功率密度。更小的晶体管功率效率更高，这有助于在大型数据中心减少热量并降低能源成本。此外，从鳍式场效应晶体管（finFET）向环绕栅极场效应晶体管（gate-all-around FET）的转变减少了静态泄漏，静态泄漏也会产生热量并积聚在封装中。

以台积电即将推出的 A14 节点为例，这是继 2 纳米之后的下一个完整节点。张晓强表示：“与上一代相比，A14 节点的缩放优势非常显著。它的速度提升高达 15%，功耗降低 30%，逻辑密度提高 1.23 倍。总体芯片密度至少提高 1.2 倍，所以这是一项非常非常重要的技术。这项技术还具有 NanoFlex Pro 技术。这实际上是设计技术协同优化的结果，使设计师能够以非常灵活的方式设计他们的产品，以实现最佳的功率和性能优势。这项技术将在 2028 年投入生产。”

张晓强指出，该节点的第一个版本将不包括背面供电技术，背面供电技术要到 2029 年的第二个 A14 版本才会添加。

图 6：TSMC 的工艺路线图

intel 的 RibbonFET 是 GAA FET 的代工厂名称，其中包括一些“色带”的定制选项。

图 7：Intel 的流程路线图

与此同时，三星在 2nm 节点推出了其 GAA 技术。

图 8： Samsung 的流程路线图

未来应用

3D-IC的初始应用将在人工智能数据中心内，但一旦工艺得到巩固并且解决了各种问题，这种方法可以更广泛地应用，并且可以采用更有针对性的组件组合。是否所有应用都需要完整的3D-IC，或者只需要这些技术的一些核心部分，仍有待确定。尽管如此，在堆叠芯片中解决的技术问题将有广泛的应用。

张晓强表示：“我们认为移动领域有很多创新空间。我们认为增强现实眼镜是一个未来的业务增长机会。这些眼镜是透明的，外形小巧，而且可以整天佩戴。为了实现一整天的电池续航，具备强大的计算能力，你真的需要先进的硅芯片。你需要很多传感设备。你需要连接性，所以需要大量的硅含量。”

他说，人形机器人也是如此。“汽车行业希望实现自动驾驶。你可以把汽车看作是构建机器人的第一步。汽车是一种简单的机器人。它只是把你从 A 点带到 B 点。但在未来，如果你真的想要一个能与人互动并帮助你处理很多人类不想做的事情的机器人，你需要构建这些所谓的人形机器人。如果你深入研究这些机器人，你会看到大量的硅芯片。首先，你需要具备智能。你需要有良好的人工智能能力。你需要先进的硅芯片来为智能提供动力。你还需要有良好的传感能力和良好的功率输出能力。而且你需要很多集成控制器，以便在不同条件下发挥功能。”

结论

不同的代工厂在开发3D-IC所需的所有必要组件方面处于不同的阶段。没有一家代工厂能够一次性解决所有这些问题，而且如今芯片行业的容错率相对较高。由于供应链中持续存在的地缘政治干扰，芯片制造商正在寻找多个来源和多种技术选择。

西门子 EDA 首席执行官 Mike Ellow 表示：“我们同时面临着挑战、机遇和困境。我们如何让初级工程师和职业工程师能够应对他们必须交付的大量新设计，并为这些设计提供硅芯片呢？世界依赖于一个有弹性、强大且分布式的先进节点硅供应链。除此之外，我们需要一套注入人工智能的技术，将更广泛的生态系统连接在一起，以便能够创建所有的设计内容。”

来源：EETOP半导体社区