摘要：电子发烧友网报道（文/黄山明）在半导体行业迈向3nm及以下节点的今天，光刻工艺的精度与效率已成为决定芯片性能与成本的核心要素。光刻掩模作为光刻技术的“底片”，其设计质量直接决定了晶体管结构的精准度。

电子发烧友网报道（文/黄山明）在半导体行业迈向3nm及以下节点的今天，光刻工艺的精度与效率已成为决定芯片性能与成本的核心要素。光刻掩模作为光刻技术的“底片”，其设计质量直接决定了晶体管结构的精准度。

然而，随着摩尔定律逼近物理极限，传统掩模设计方法面临巨大挑战，以2nm制程为例，掩膜版上的每个图形特征尺寸仅为头发丝直径的五万分之一，任何微小误差都可能导致芯片失效。对此，新思科技（Synopsys）推出制造解决方案，尤其是掩膜解决方案（Mask Solution），结合AI、GPU加速与全栈式EDA工具链，令人眼前一亮。

摩尔定律极限逼近，掩膜设计方案面临巨大挑战

随着摩尔定律逼近物理极限，传统掩模设计方法正面临巨大挑战。首先是复杂度爆炸，尤其是EUV光刻需叠加多层掩模，图案密度与邻近效应导致误差累积。而掩模缺陷可能导致晶圆报废，要知道单次流片成本高达数百万美元，如果报废成本巨大。此外，全芯片光刻仿真需处理PB级数据，过去的传统CPU计算耗时长达数周。

与此同时，过去传统掩膜设计主要依赖于工程师数十年的经验积累，通过试错调整图形布局，利用光刻仿真软件反复验证，再通过物理掩模制造与晶圆曝光迭代优化。

然而，当制程节点推进至3nm时，这种盲人摸象式的开发模式正遭遇致命瓶颈。EUV光刻的极紫外光线波长仅13.5nm，其衍射效应导致掩模图形误差呈指数级放大；High-NA EUV光刻机的视场面积缩小一半，迫使掩模尺寸翻倍至6英寸×12英寸，缺陷密度控制难度陡增；更致命的是，多重图案化叠加产生的邻近效应，使得单个掩模层的微小偏差可能在晶圆上放大为数百纳米级的电路故障。

而面对这些挑战，长期以来行业主要依赖两种路径去解决。一是通过硬件升级提升光刻机分辨率，例如从0.33NA升级至0.55NA EUV系统；二是优化掩模制造工艺，如采用光学邻近效应修正（OPC）对掩模版上的图形做修正。但这些方案就好似在湍急河流中加固堤坝，始终处于被动防御状态。

而新思科技推出了创新的掩膜解决方案，不再局限于局部优化，而是构建了一套覆盖“设计-仿真-制造”的全流程智能系统，将掩模设计从经验驱动的试错游戏转变为数据驱动的精准工程。

新思科技推出创新掩膜解决方案

整体来看，新思科技以全流程智能化为核心，推出三大突破性方案：智能光刻仿真、数据驱动的掩模优化、全生命周期协同。

在光刻仿真领域，新思的Proteus软件与英伟达cuLitho平台深度融合，将计算光刻工作负载从CPU迁移到H100 GPU，显著提升效率，例如新思与台积电、英伟达合作，通过GPU加速计算光刻，使ILT流程总耗时从过去数天CPU计算缩短至不到1天，整体效率提升15倍以上。今年有望集成机器学习并支持H200 GPU，以x86平台为基准，有望实现20倍的加速。

比如在3nm节点的EUV多图案场景中，新思Proteus结合S-Litho的高精度模拟，通过GPU加速的ILT技术优化掩膜图案，结合机器学习辅助缺陷预测，显著提升光刻热点检测精度，推动“模拟驱动设计”流程，减少传统工艺中仿真与制造的脱节。

在掩模数据准备环节，新思的CATS（计算机辅助拓扑系统）软件凭借高可扩展架构和优化算法，能够高效处理单层掩膜中数十亿多边形的庞大数据量，支持先进制程下复杂数据的分割、验证与工程化处理，与Proteus等工具协同实现从设计到制造的数据无缝流转。

并且CATS与Proteus的深度耦合，如果再加上其他工具，例如与 TCAD（半导体工艺和器件仿真软件）协同，将使“虚拟掩模验证”成为可能，实现从掩模设计到工艺制造的全链路闭环验证。这意味着工程师可在数字孪生环境中模拟掩模制造全过程，提前暴露光刻胶涂布不均、蚀刻速率偏差等潜在问题，有望大幅降低流片后的返工率。

用 CATS 掩膜数据准备（MDP，Mask Data Prep）软件处理掩膜生产的数据，比如数据分割、验证、尺寸调整等，确保数据准确， CATS和 Proteus 等工具无缝对接，适合半导体、显示屏（TFT）、传感器（MEMS）等多种领域。

同时，新思将Proteus和S-Litho紧密集成，为开发模型提供最高的精度和可预测性，从而加快上市时间。S-Litho可以通过GPU加速的物理模拟，实时预测 EUV 曝光、蚀刻过程中的缺陷，结合AI优化模型参数，减少昂贵的实际实验。

全流程协同则是新思解决方案的护城河。新思的全流程协同方案通过整合掩模制造、晶圆厂工艺参数与终端测试数据（如Synopsys Fab Analytics），构建设计-制造-测试闭环。例如，在良率异常分析中，系统可结合工艺仿真模型追溯掩模版图误差，并通过AI推荐离子束抛光参数调整方案。这种“端到端优化”能力，将有效减少台积电在2nm节点开发中工艺调试周期，并降低掩模相关成本。

这些技术创新正在重塑产业格局。对于芯片设计公司，新思的方案降低了3nm以下节点的开发门槛。对晶圆厂而言，掩模缺陷率的下降直接转化为经济效益，每减少1%的掩模缺陷，可避免价值数千万美元的晶圆报废。而在宏观层面，新思的技术路线图与全球半导体产业的碳中和目标深度契合，即通过优化光刻胶用量与掩模寿命，其方案可降低单片芯片制造碳排放量，为行业ESG实践提供可量化的路径。

总结

在半导体制造的精密体系中，新思的掩膜解决方案或许不直接呈现在终端产品上，却默默支撑着每一颗先进芯片的诞生。它是算力革命与产业需求碰撞的结晶，是算法创新与工程实践结合的典范。从2nm到更先进的制程，从硅基芯片到新型材料，这套解决方案始终扮演着赋能者的角色，让人类对微纳世界的操控能力不断突破极限。

当我们惊叹于智能手机的轻薄、数据中心的高效时，不妨记住，在那些看不见的技术深处，科技领先企业的隐形基础设施正持续输出着推动产业进步的核心力量。

来源：核芯产业观察