芯片，最新路线图

摘要：众所周知，作为全球半导体工艺研发的核心枢纽，IMEC依托顶尖科研团队、先进基础设施，以及产学研协同创新的独特模式，长期引领行业技术发展，在半导体领域的权威性与前瞻性备受业界认可。

近日，YouTube博主@TechTechPotato在视频中，深入分享并解读了IMEC（比利时微电子研究中心）发布的半导体工艺路线图。

众所周知，作为全球半导体工艺研发的核心枢纽，IMEC依托顶尖科研团队、先进基础设施，以及产学研协同创新的独特模式，长期引领行业技术发展，在半导体领域的权威性与前瞻性备受业界认可。

正因如此，IMEC对半导体未来路线图的预测，不仅展现了其对行业趋势的深刻洞察，更为全球半导体企业与科研机构提供了极具价值的参考方向。接下来，本文将聚焦这份最新路线图，深度剖析其对未来半导体技术发展的预测与展望。

解读IMEC路线图

IMEC最近更新了直至2039年的路线图，这份路线图预测了未来14年内工艺节点技术的演进过程，涵盖了即将出现的新技术和工艺节点的演进。

IMEC预测至2039年的路线图

（图源：YouTube博主@TechTechPotato）

在其中，IMEC详细阐释了如何对芯片工艺节点、晶体管架构、芯片互联架构、背面供电技术、EUV光刻机和2D材料等技术的发展走势和演进历程做出预测，以及这些技术从实验室走向产业化落地时的困难与挑战。

接下来，就让我们深入探究这一路线图背后隐藏的半导体行业未来发展的秘密。

首先，认清芯片工艺节点命名方式

当前阶段，7纳米、5纳米、3纳米芯片已成为先进处理器的主流技术。但鲜为人知的是，这些数字早已脱离了物理尺寸的本质含义，早已蜕变为一种约定俗成的命名符号。

回溯芯片工艺发展历程，早期平面晶体管时代，工艺节点数字确实精准对应着晶体管栅极间距、线到线间距等物理尺寸，像90纳米、65纳米等命名，都直接反映了芯片制造中最小特征尺寸。然而随着半导体技术逼近物理极限，当鳍式场效应晶体管（FinFET）取代平面晶体管，将芯片从二维结构推向三维立体架构时，这种命名逻辑开始瓦解。

图源：YouTube博主@TechTechPotato

三维晶体管通过垂直堆叠结构大幅提升晶体管性能，不再单纯依赖尺寸缩小来实现性能飞跃。在新的技术路径下，芯片性能的提升更多源于架构创新与密度优化，而非传统意义上的物理尺寸收缩。

如今，芯片工艺节点的命名本质上是一种“等效平面晶体管”概念下的延续性称谓，是半导体行业基于历史命名习惯和市场认知形成的默契。尽管“3纳米”“5纳米”不再对应实际栅极间距或最小特征尺寸，但这些数字依然承载着行业对技术先进性的评判标准，成为衡量芯片制造工艺代际演进的重要标识。

FinFET时代终结

上面的路线图是IMEC的命名方式，它与台积电、三星或Intel对工艺节点的命名不太一致。但从IMEC更新的路线图来看，2018年到2025年，分别经历了N7、N5、N3和N2工艺节点的演进。

值得关注的是，随着N3向N2的演进，晶体管架构也从FinFET（鳍式场效应管晶体管）逐渐向NanoSheet（纳米片）晶体管架构演变。

回顾半导体工艺制程发展历程，在过去的很长一段时间里都是平面型晶体管的天下。

随着半导体发展趋势，使得相同面积下试图填入更多晶体管的想法逐渐受到重视，因此衍生出微缩整体尺寸的构想，栅极尺寸将是微缩重点。

然而平面型晶体管受制于物理结构，它只能在栅极（Gate）的一侧控制电流的接通与断开，而且它的栅极宽度不可能无限制的缩窄。当宽度接近20nm时，栅极对电流的控制能力将出现断崖式下降，业内将其称为“沟道长度变短导致的所谓短沟道效应”，从而出现严重的电流泄露（漏电）现象，最终让芯片的发热和耗电失控。

至此，传统的平面MOSFET结构走到了尽头。为了继续延续摩尔定律，胡正明教授于2000年前后提出了FinFET架构。

英特尔最早于2011年推出了商业化的FinFET工艺技术，将FinFET技术应用到了自家的22nm制程工艺上，显著提高了性能并降低了功耗，之后台积电、三星等全球各大厂商陆续跟进，采用 FinFET 技术取得了巨大成功，使得FinFET大放异彩，从16/14nm开始，FinFET成为了半导体器件的主流选择，成功地推动了从22nm到5nm、甚至3nm等数代半导体工艺的发展

FinFET最大的特色就是将晶体管的结构从平面变立体，对栅极形状进行改制，闸门被设计成类似鱼鳍的叉状3D架构，位于电路的两侧控制电流的接通与断开，大幅度提升了源极和栅极的接触面积，减少栅极宽度的同时降低漏电率，让晶体管空间利用率大大增加。

FinFET工艺技术自2011年商业化以来，体系结构持续进行改进，以提高性能并减小面积。到了5nm节点后，虽然使用了EUV光刻技术，但是基于FinFET结构进行芯片尺寸的缩小变得愈发困难。

在先进工艺节点的推进过程中，FinFET芯片工艺节点正逐渐暴露出局限。当制程向更微小尺寸逼近，尤其是在向2nm及以下节点探索时，量子隧穿效应带来巨大挑战。在极薄的栅介电层厚度下，电子的量子特性愈发凸显，隧穿电流大幅增加，导致漏电流急剧上升，功耗显著提高，晶体管性能与可靠性也受到严重影响。

传统FinFET结构已难以有效应对这一问题，这促使行业亟需寻找新的解决方案。

NanoSheet时代，材料、设备、

技术全新升级！

在此背景下，NanoSheet（纳米片）晶体管架构应运而生。

IMEC的路线图也指出，随着N2工艺节点的到来将进入NanoSheet架构时代。

相较于FinFET，NanoSheet采用了环绕闸极（GAA）结构，导电通道被高介电系数材料或金属闸极全方位包围，即便在通道缩短的情况下，也能极大提升闸极对通道的控制能力，有效抑制量子隧穿效应带来的漏电流问题。并且，NanoSheet可通过垂直堆叠多个导电通道，在相同尺寸下能提供比FinFET更高的驱动电流，为芯片性能提升与制程微缩提供了新的方向，有望引领半导体行业突破当前困境，继续推动芯片技术向更高性能、更低功耗方向发展。

实际上，随着三星、英特尔两大晶圆代工巨头几年前率先转向GAA工艺，就预示着在更先进的节点上FinFET已走向终结，将逐步被GAA架构所取代。

台积电也在2025年北美技术研讨会上披露了其A14（1.4纳米级别）制造技术，承诺该技术将在性能、功耗和晶体管密度方面显著优于其N2（2纳米）工艺。

台积电表示，新节点将依赖第二代环绕栅极（GAA）纳米片晶体管，并通过NanoFlex Pro技术提供进一步的灵活性。预计A14将在2028年进入量产，但不支持背面供电。支持背面供电的A14版本计划于2029年推出。

能看到，将FinFET转移到纳米片环绕栅极技术（NanoSheet），是通过使栅极环绕来提高晶体管性能的另一种方法。

● High NA EUV光刻技术，登台

与此同时，从IMEC的路线图中也能看到，从N2向A14的演讲过程中，实现这些先进工艺芯片所需的光刻机也在从0.33NA EUV向0.55NA EUV过渡。

在半导体工艺演进历程中，第一代FinFET晶体管技术的落地早于EUV光刻技术的普及。当工艺节点从N5向N3、N2迭代时，标准EUV（0.33 NA EUV）技术已成为FinFET架构的核心支撑，尽管单台EUV光刻机成本高达1.5-2亿美元，但其通过极紫外光光刻实现的纳米级图案转移能力，仍是当前先进制程提升芯片密度与性能的关键。

随着工艺向纳米片（NanoSheet）架构跃迁，半导体行业正面临光刻技术的再次革新——High NA EUV（0.55 NA）技术将逐步取代标准EUV。

这里的NA（数值孔径）本质上决定了光刻系统的分辨率极限：标准EUV的0.33 NA技术通过13.5nm极紫外光波长，配合多重曝光工艺实现3nm级特征尺寸；而High NA EUV将数值孔径提升至0.55，结合更复杂的光学系统设计，可直接实现2nm以下节点的单曝光精细图案成型，从根本上突破标准EUV在纳米片时代的分辨率瓶颈。

IMEC的路线图显示，当工艺节点演进至A14（约1.4nm等效平面尺寸）前后，标准EUV的光学极限将难以支撑纳米片架构所需的原子级精度图案转移。

此时High NA EUV的登场具有双重意义：一方面，其通过更高的光收集效率与更短的焦深控制，解决了标准 EUV 在极小节距下面临的线宽粗糙度（LWR）与重叠误差问题；另一方面，纳米片架构所需的环绕栅极（GAA）三维结构，需要高 NA EUV 提供的垂直维度精度控制，以实现多层纳米片堆叠的均匀性与可靠性。

从技术逻辑看，EUV光刻技术的演进始终与晶体管架构创新深度绑定：FinFET时代，标准EUV通过多重曝光满足了三维鳍片的图案化需求；而纳米片时代，High NA EUV将以更高的光学分辨率，支撑起原子层沉积、二维材料集成等下一代制程技术，持续为AI芯片、量子计算等前沿领域提供算力密度升级的基石。这也意味着，当A14节点到来时，半导体产业将迎来光刻技术与器件架构的协同革命。

● 背面供电技术，亮相

在传统晶体管设计中，数据信号与电源需通过平面线路传输至复杂的晶体管阵列，而线路间的串扰问题始终制约着芯片性能。

为此，从N2工艺节点开始，半导体行业迎来一项关键创新——背面供电技术，并预计将在A14至A10等更先进节点中持续深化，成为突破性能瓶颈的核心方案。

背面供电技术的核心在于将传统晶体管正面的电源传输路径转移至芯片背面，通过三维立体架构重构电源网络。这一变革带来双重优势：

降低串扰与提升数据完整性：电源与数据线分离至芯片正反两面，大幅减少线路间电磁干扰，使高频数据传输更稳定，尤其适用于AI芯片、数据中心处理器等对信号完整性要求极高的场景。

优化功耗与性能平衡：背面供电可直接为晶体管阵列提供更精准的电压控制，配合FinFET、NanoSheet等三维晶体管架构，实现“低电压高驱动”的性能突破，例如在A10节点中，该技术可使芯片功耗降低30%的同时提升20%运算速度。

然而，技术创新伴随制造复杂度的飙升，从N2节点引入背面供电时，需在晶圆背面新增纳米级金属互连层，同步优化全局电源网络设计。这也是到A14、A10节点，需要结合High NA EUV光刻技术的原因所在，通过0.55NA EUV光刻技术将供电互连间距缩小至50纳米以下，对薄膜沉积、刻蚀等工艺也提出严苛要求。

IMEC路线图显示，背面供电技术与High NA EUV、2D材料等创新协同，正推动芯片从“尺寸微缩”转向“架构革新”的技术范式升级。

笔者此前曾在《背面供电技术，越来越热！》一文中详细介绍过背面供电技术的优势以及晶圆代工三巨头在背面供电技术领域的布局和方案，感兴趣的朋友可以跳转查阅，在此不做赘述了。

● 叉片晶体管（Forksheet），1nm的有力候选架构

如IMEC路线图所示，NanoSheet时代每个晶体管都有3片纳米片。但到A10节点上，会看到这个设计有一个白色的竖条，这就是业界所说的‌ ForkSheet Transistors（叉片晶体管）‌。

该设计曾被认为是一个独立的本质上超越了纳米片的晶体管设计系列，但如今像IMEC这样的公司和研究机构以及最终的晶圆代工厂，都将叉片晶体管更多地视为纳米片系列。

叉片晶体管（Forksheet）是一种先进的晶体管架构，是纳米片晶体管（Nanosheet FET）的延伸和发展，主要用于实现更小的晶体管尺寸和更高的集成密度，以满足未来半导体工艺中对微缩的需求。

叉片晶体管的核心特点是其分叉式的栅极结构。在这种结构中，n型晶体管（nFET）和p型晶体管（pFET）被集成在同一结构中，但由绝缘壁（如氧化物或氮化物）隔开。这种设计允许nFET和pFET之间的间距进一步缩小，从而减少标准单元的面积。

叉片晶体管通常基于纳米片堆叠技术，纳米片作为晶体管的沟道部分，其厚度和宽度可以精确控制，以实现更好的静电控制和更高的驱动电流。叉片晶体管可以实现垂直堆叠，即多个晶体管层叠在一起。这种堆叠方式进一步提高了晶体管的密度，同时减少了芯片的横向面积。

由于叉片晶体管的结构允许更紧密的器件布局，其寄生电容更低，从而提高了器件的性能。相比传统的FinFET和纳米片晶体管，叉片晶体管需要0.55 NA EUV才能做到，将金属间距（Metal Pitch）缩小到18纳米。

叉片晶体管被认为是未来1nm及以下技术节点的有力候选架构。它能够将纳米片晶体管的可微缩性进一步延伸，为半导体工艺的持续发展提供了新的方向。

CFET，埃米时代的主流架构

IMEC的逻辑技术路线图展示了纳米片 (NanoSheet) 时代从N2延伸到A10节点，并采用叉片晶体管(ForkSheet)，之后过渡到A7及更高节点的CFET（互补场效应晶体管）时代。

在半导体工艺节点持续演进的历程中，从早期平面晶体管到FinFET，再到NanoSheet，每一次变革都推动着芯片性能与密度的提升。

从时间维度来看，依据IMEC路线图，自2031年A7节点起，CFET技术将逐步从实验室走向产业化前沿，至2035年左右的A3节点期间将实现CFET的大规模应用。

据了解，CFET突破了传统晶体管架构，将晶体管从单一平面拓展至立体空间。其不再依赖三个纳米片构建，而是通过n-FET和p-FET纳米片相互堆叠，形成高度集成的3D设计。

通过垂直堆叠的巧妙设计，使得在相同晶体管尺寸下，实现了晶体管密度的翻倍，从而实现更强大的功能，并提高功率效率和性能。这种密度提升带来的直接效益，便是SRAM存储容量直接翻番，为对内存需求极为苛刻的高性能计算、数据中心等领域，提供了更为充裕的存储资源，有力支撑复杂运算与海量数据处理。

在CFET节点，为进一步挖掘性能潜力，背面供电技术搭配局部信号线的创新组合崭露头角。传统芯片中，数据信号与电源线在晶体管平面线路中交织，串扰问题长期制约性能。而背面供电技术将电源路径转移至晶体管背面，N-MOS和P-MOS协同配合，有效减少线路间电磁干扰，确保数据传输的高完整性，为高频、高速信号传输筑牢根基，大幅提升芯片运算的稳定性与准确性。

当然CFET面临的问题还有很多，特别是未来量产过程中，CFET的制造将更加困难。一方面CFET架构比GAA架构的3D结构更高，结构纵横比的增加将带来更大的制造挑战；另一方面，CFET需要非常高的掺杂剂激活，需要非常低的接触电阻率，需要为CFET提供特殊的高k/金属栅极，而且这些都必须在非常高的堆叠结构中完成。

还需要注意的是，N MOS和P MOS晶体管制造工艺存在显著差异，N型与P型晶体管在硅片制造流程中，对温度、工艺步骤等条件要求大相径庭，对工艺控制精度提出了近乎严苛的挑战。众多科研团队，如IEEE会议上的众多研究项目，正全力攻坚这一难题，力求在保证CFET性能与密度优势的同时，实现高效、稳定的量产。

台积电也曾表示，CFET架构的重大挑战可能会导致工艺复杂性和成本增加。为了克服这些挑战，必须仔细选择集成方案，以降低工艺复杂性，并最大限度地减少对新材料和工艺能力的要求。

● Hyper NA EUV（0.75 NA），光刻技术突破物理极限

上文提到，CFET的制造并非坦途。

CFET技术通过垂直堆叠N型和P型晶体管，将芯片密度提升至传统架构的两倍，但这也对光刻工艺提出了挑战：

三维结构的层间对准：CFET的多层堆叠结构要求各层图案的对准精度达到亚纳米级，Hyper NA EUV的高分辨率能力可确保不同层间晶体管的精确互连，减少信号延迟。

高密度布线的刻蚀需求：CFET节点的金属互连层间距已逼近10纳米，Hyper NA EUV凭借其卓越的分辨率，可在光刻胶上形成更清晰的电路图案，配合先进刻蚀技术，实现纳米级布线的精确转移。

届时，为契合CFET超高精度和密度的制造需求，High NA EUV（0.55 NA）光刻技术已难以满足其对精度的极致追求，Hyper NA EUV（0.75 NA）技术应运而生，成为攻克CFET制造难题的关键利器。这一技术突破不仅将光刻精度推向新的极限，更标志着半导体制造工艺进入“原子级操控”时代。

Hyper NA EUV技术通过将数值孔径（NA）提升至0.75，使光刻系统能够实现接近10纳米的特征尺寸，为CFET的三维堆叠架构提供了必要的加工精度。

ASML正研发0.75NA的Hyper NA EUV系统，目标是在2035年实现0.3nm及以下制程。但技术障碍巨大，例如需要制造具有原子级精度的米级反射镜，以及需要管理复杂的光学系统。其反射镜不仅需维持更高精度，还需通过精密钻孔技术实现光束的复杂调控，这种“在米级镜片上钻原子级孔”的工艺挑战堪称工程学奇迹。

ASML技术高级副总裁Jos Benschop曾指出，尽管高数值孔径和超高数值孔径技术可能延续摩尔定律，但量子隧穿效应和原子间距等物理极限，可能在本世纪中叶前制约技术进步。

根据IMEC披露的路线图来看，利用0.3NA的标准型EUV光刻机可以支持到2025年N2节点的量产，再往下就需要通过多重曝光技术来实现，但支持到2027年量产的A14将会是其极限。

0.55NA的High NA EUV光刻机则可以支持到2033年A5的制程节点。再往下就可能必须要采用0.75NA的Hyper NA EUV光刻机，或许可以支持到A2（0.2nm）以下的制程节点，这里路线图上打了一个问号，所以不确定Hyper NA EUV光刻机能否支持下去。

2DFET，降维打击？

即使到了CFET时代，短沟道效应依然会再度使进一步的微缩变得棘手。随着栅极和沟道长度不断缩短，需要将半导体沟道做得越来越薄，以限制电流流动的通道，减少器件关断时载流子泄漏的可能性。若要将CFET器件拓展到A2技术节点，使导电沟道长度降至10nm以下，则硅沟道厚度也必须小于10nm。然而如此薄的硅沟道中，载流子迁移率和器件导通电流会显著下降。

这正是二维半导体（特别是过渡金属硫族化合物MX2）所能带来的机遇。

IMEC路线图显示，到2037年，当工艺节点演进至A2，基于单原子层2D材料的2DFET将取代CFET架构，搭配0.75 NA EUV光刻技术，推动芯片密度与性能实现指数级跃升。

2D材料以其原子级厚度展现出独特优势：

过渡金属二元化合物的潜力：二硫化钨（WS₂）、二碲化钨（WTe₂）等材料天然形成单分子层晶体结构，其原子级薄的沟道层可将栅极电容提升至传统硅材料的10倍以上，同时抑制漏电流。适用于逻辑器件和高频应用。

石墨烯的局限性：尽管石墨烯拥有优异的导电性，但其零带隙特性导致无法实现晶体管的开关功能，因此2DFET研发更侧重带隙可调的过渡金属硫化物/碲化物。

2DFET通过将沟道层压缩至单原子层，彻底重构晶体管工作原理。相较于CFET的三维堆叠架构，2DFET则代表着半导体制造的“维度降级”创新：CFET依赖垂直堆叠提升密度，而2DFET通过材料维度缩减实现性能突破，其制造流程可简化30%以上（减少沉积/刻蚀步骤）。

二维沟道材料在极度微缩节点上可带来显著性能提升，这点已引起主要芯片厂商和学术界的兴趣。他们纷纷加大对二维材料研发的投入，以克服将二维材料引入最先进节点所面临的障碍。

IMEC预计，到2039年，基于二维材料的第二代2DFET将成为主流。不过，引入二维材料的同时仍附带一系列挑战，会增加向A2节点导入时的成本和集成难度。

IMEC也提到了以下多方面的挑战与问题：

二维材料的沉积：首先，要如何在晶圆上形成2D材料层是一大挑战。对于需要高性能器件的应用，主要有两条路线：

（1）直接在目标衬底上生长2D材料。

直接生长通常需要特定衬底，并且在高温（约1000℃）下进行。如果需要与工业兼容的工艺和材料，则这种生长衬底未必理想，不利于高晶化度，从而降低薄膜性能。不过，直接生长可能具备一致性好、可覆盖整片晶圆以及与工业流程相容等优点。

（2）在“生长衬底”上先行生长，然后再将该层转移到目标衬底。

第二种方法是在外部“理想”衬底上生长，得到高性能薄膜后，再将其转移到目标晶圆。转移本身温度可低得多（约300℃），与直接生长相比可避免对目标晶圆过度加热。然而，转移增加了流程步骤，也可能影响成本与制程良率。

栅极叠层与介电沉积：第二项挑战与栅极叠层及介电质沉积相关。有意思的是，促使二维材料能做到超薄的主要原因（即2D原子层之间仅有很弱的范德华力）也使得介电层沉积更加复杂。这些薄层表面几乎无悬挂键，使得传统在硅上使用极为成熟的沉积方法（原子层沉积ALD）变得困难。

低电阻源/漏接触：第三大挑战是形成低电阻的源极/漏极接触。对硅而言，通过在源漏区与金属相接触时生成肖特基势垒，并通过隧穿注入载流子，从而得到低接触电阻。常用方法包括对源漏区进行高掺杂，或在其上形成金属硅化物。然而这些方法在超薄的二维材料层上非常困难。科研人员因此在探索替代方案。

二维材料的掺杂：不仅是为了获得低电阻接触，还需要掺杂来调节沟道的阈值电压（Vth）以及降低寄生电阻。但对2D材料进行传统离子注入会严重破坏其晶格，进而显著降低其传输特性。因为在如此极薄的结构中，即使替换一个晶格原子也会产生远比三维材料更严重的影响。目前仍在探索其他掺杂方式（如静电掺杂或表面掺杂），但尚无公认的明确解决方案。

p型FET与n型FET：在CMOS技术中，n型和p型FET皆不可或缺。对传统CMOS来说，硅既可做n型，又能做p型；但尚无发现任何单一2D材料可同时满足n型与p型器件的最佳性能：例如莫S₂（MoS2）适合做n型，而WSe2最具p型潜力。