摘要：在AI、算力、芯片、光刻机等概念已经被普通大众所知的今天，很多人都明白芯片性能的关键在于单位面积晶圆之上集成的晶体管数量。相比于快要达到理论极限的硅基材料，具有更好性能的新型二维材料及其异质结构被公认为下一代晶体管的理想材料。然而，新型二维材料普遍制备不易，成

在AI、算力、芯片、光刻机等概念已经被普通大众所知的今天，很多人都明白芯片性能的关键在于单位面积晶圆之上集成的晶体管数量。相比于快要达到理论极限的硅基材料，具有更好性能的新型二维材料及其异质结构被公认为下一代晶体管的理想材料。然而，新型二维材料普遍制备不易，成本高昂，仍需解决大量挑战性的问题，才能推动二维材料的市场应用进程。2023年底，美国麻省理工学院（MIT）Jeehwan Kim课题组在Nature杂志上发表论文 [1]，报道了一种新的几何限域单晶二维材料生长方法。他们预先在硅晶圆表面覆盖一层SiO2“口袋”，随后通过气相沉积法，将过渡金属二硫化物（TMDs）直接生长在口袋中，原子排列成高质量的单晶形态[1,2]。该方法实现了逐层二维材料生长过程中的精确动力学控制、生长过程中的单晶畴保持以及层数和结晶度的晶圆级可控性。不过，这种方法只能在~900 °C的温度下工作。“我们的任务，是在400 °C以下完成制备，以避免底层电路被破坏。如果我们能做到这一点，其意义是巨大的”，Jeehwan Kim表示 [3]。

几何限域法生长示意图。图片来源：MIT [2]

近日，Jeehwan Kim课题组又在Nature 杂志上发表论文，继续采用受限选择性生长，在非晶氧化物层表面以385 °C低温生长单晶TMDs材料。基于该技术，研究人员首次展示了基于单晶TMDs的垂直互补金属氧化物半导体（CMOS）架构：在WSe2制成的pMOS上方成功生长出n型单晶半导体MoS2。实验结果表明，垂直CMOS阵列中的pMOS和nMOS晶体管性能波动极小，显示了其优异的电性能和稳定性。这一技术为未来电子和光子领域真正实现无晶圆的3D单片集成开辟了新途径。

低温受限选择性生长与3D集成示意图。图片来源：MIT[3]

3D芯片堆叠技术是通过垂直集成多层芯片来提升计算性能、降低功耗和缩小芯片体积的先进封装方案。近年来，AMD和Intel已推出采用硅通孔（TSV）互联商业化的产品。

AMD Zen3 3D堆叠技术示意图。图片来源于网络

然而，该方法存在成本高昂、对准工艺复杂、堆叠层数受限以及热管理难题等挑战。理想的解决方案是在低于400 °C的温度下，直接在非晶后端工艺层上生长单晶半导体材料并完成器件集成，从而简化工艺并保护底层电子器件性能。

3D集成技术进展示意图。图片来源：Nature

根据经典成核理论，在图案化基底上生长TMDs时，存在两种成核可能：当生长温度超过均匀成核所需的活化能时，成核会在表面发生；但在较低温度下，成核受到动力学限制，通常集中在边缘或角落。此外，相比于非晶 HfO2，WSe2在SiO2上的结合能显著较低，易于实现WSe2在非晶 HfO2上的选择性生长。

WSe2在 HfO2表面生长的理论计算。图片来源：Nature

实验结果与理论计算一致，通过CVD方法在平坦的HfO2表面生长WSe2时，随着温度降低，成核逐渐集中于图案化的边缘位置。在385 °C时，可以完全局限于边缘，且每个沟槽内仅形成一个成核点，确保了TMDs材料在区域内的单晶生长。并且，不同温度下生长单晶TMDs的沟槽尺寸需求不同，700 °C、485 °C和385 °C时所需的尺寸分别为700 nm、500 nm和200 nm。

低温生长单晶TMDs。图片来源：Nature

材料表征结果显示，不同温度下生长的WSe2在光致发光光谱、拉曼光谱等方面无明显差异，不过，在385 °C条件下生长的WSe2，其场效应晶体管性能略有下降（约13.8%）。相比之下，在385 °C下生长的MoS2，其电性能与高温制备的材料几乎一致。基于此，研究者设计了一种3D集成路线：首先，在硅基底上以485 °C生长单晶WSe2，并完成p型源/漏接触以及栅极和封装；然后，在385 °C条件下直接在HfO2封装层上生长单晶MoS2，从而实现垂直CMOS构建。

基于低温生长的3D集成。图片来源：Nature

在385 °C条件下生长MoS2后，下层WSe2的性能依然保持稳定，pMOS通道的开态电流密度达到 82.9 μA μm-1，开关比高达6.59×106。32个垂直CMOS的良品率为93.8%，其中pMOS和nMOS的场效应迁移率分别为56.18 cm2 V-1 s-1和51.1 cm2 V-1 s-1，阈值电压分别为0.17 V和–0.19 V，器件性能优异且差异性很小。在此基础上，研究者构建了垂直的 NAND 和 NOR 门，3D 集成的逻辑器件的开启电流远超国际设备和系统路线图（IRDS）的要求，展现了其在逻辑电路、存储以及光电电路等领域的应用潜力。

3D集成垂直CMOS与逻辑电路。图片来源：Nature

Kiseok Kim（论文一作）表示，“传统的三维芯片需要在硅片之间打孔，这一过程限制了堆叠层数、对准精度和良品率，而我们的基于生长的方法能够同时解决所有这些问题”。如今，Jeehwan Kim教授创办了一家公司——FS2（Future Semiconductor 2D materials），尝试商业化他们的堆叠芯片设计，“我们的技术不限于三维逻辑芯片，还包括三维存储器以及它们的组合，下一步是实现规模化，以展示专业级AI芯片的运行”。[3]

Growth-based monolithic 3D integration of single-crystal 2D semiconductors

Ki Seok Kim, Seunghwan Seo, Junyoung Kwon, Doyoon Lee, Changhyun Kim, Jung-El Ryu, Jekyung Kim, Jun Min Suh, Hang-Gyo Jung, Youhwan Jo, June-Chul Shin, Min-Kyu Song, Jin Feng, Hogeun Ahn, Sangho Lee, Kyeongjae Cho, Jongwook Jeon, Minsu Seol, Jin-Hong Park, Sang Won Kim & Jeehwan Kim

Nature2024, 636, 615–621. DOI: 10.1038/s41586-024-08236-9

参考文献：

[1] K. Kim, et al., Non-epitaxial single-crystal 2D material growth by geometric confinement. Nature 2023, 614, 88-94. DOI: 10.1038/s41586-022-05524-0

[2] MIT engineers grow “perfect” atom-thin materials on industrial silicon wafers.

[3] MIT engineers grow “high-rise” 3D chips.

（本文由小希供稿）

来源：X一MOL资讯