摘要：异质异构Chiplet正成为后摩尔时代AI海量数据处理的重要技术路线之一，正引起整个半导体行业的广泛关注，但这种方法要真正实现商业化，仍有赖于通用标准协议、3D建模技术和方法等。然而，以拓展摩尔定律为标注的模拟类比芯片技术，在非尺寸依赖追求应用多样性、多功能特
异质异构Chiplet正成为后摩尔时代AI海量数据处理的重要技术路线之一，正引起整个半导体行业的广泛关注，但这种方法要真正实现商业化，仍有赖于通用标准协议、3D建模技术和方法等。然而，以拓展摩尔定律为标注的模拟类比芯片技术，在非尺寸依赖追求应用多样性、多功能特点的现实需求，正在推动不同半导体材料的异质集成研究。
为此，复旦大学微电子学院张卫教授、江南大学集成电路学院黄伟教授合作开展了Si CMOS+GaN单片异质集成的创新研究，并在近期国内重要会议上进行报道。复旦大学微电子学院研究生杜文张、何汉钊、范文琪等同学承担了相关研究工作。
氮化镓（GaN）凭借其远超硅（Si）的高功率密度和效率优势，基于高达 537 的巴利加优值（相较于 Si 的 1），已然成为人工智能 GPU 和 CPU 供电的核心关键技术，在半导体领域备受瞩目。然而，当下 GaN 集成技术仍存在诸多局限。一方面，GaN HEMT 仅能作为 N 型晶体管运行，致使器件功能多样性匮乏，难以充分满足复杂的集成电路设计需求；另一方面，在电源应用场景中，由于所有 GaN HEMT 均生长于同一 Si 衬底，缺乏有效的电压隔离措施，高低压器件兼容性问题严峻，极大限制了其应用拓展。
为化解 GaN 功率集成困境，业界将目光聚焦于晶圆到晶圆键合（即异构转移、异构键合）技术，该技术作为小芯片 UCIe 标准的关键环节，成为实现 3D 集成最直接有效的路径之一。H.W. Then [1] 等人开创性地在 Si (111) 衬底上，通过层转移和键合氧化物隔离技术，成功实现了 Si PMOS 晶体管（顶部层间电介质）堆叠于 GaN NMOS 晶体管（底部层间电介质）的 300mm 3D 顺序单片集成，大幅提升了数字信号处理中的射频开关优值。但此方案存在固有缺陷，多层间大量的互连金属线在高频运行时，不仅显著降低开关频率，还会大幅增加寄生损耗；此外，底层的有源器件承受巨大垂直应力，而 GaN 材料对该应力极为敏感，致使器件失效风险急剧攀升。鉴于此，作为材料定义系统中的颠覆性技术，GaN HEMT 与 Si CMOS 的异质集成应运而生，旨在攻克 RC 寄生效应及复杂应力机制难题，尤其聚焦于 GaN 集成电路设计创新。W.E. Hoke [2] 团队曾提出 GaN 和 SOI CMOS 的异质集成方案，借助低温 GaN 分子束外延（MBE）生长技术，有效降低高温工艺对 Si 器件的不良影响，并在高速 ADC 的高增益放大电路中，初步实现晶体管电路级别的相关功能。J. Ren 等人则另辟蹊径，开发出高压 GaN HEMT 与低压 Si MOSFET 异构集成的共源共栅结构，显著削减了两者离散器件间互连的寄生效应。但该方案需对整个异质集成工艺进行大幅调整，如特意将 CMOS 源漏（S/D）掺杂工艺推迟至 GaN 外延工艺之后，以最大程度降低高温过程中 PN 结深度及掺杂分布的波动。面对上述异质集成瓶颈，本研究率先针对 6 英寸Si (111)外延片上开展 GaN/CMOS 集成电路（涵盖 5V CMOS、20V CMOS、GaN HEMT 等关键部件）研究，力求在严格遵循 Si 和 GaN 工艺洁净度标准的前提下，全力满足集成电路集成应用的严苛要求。在此过程中，重点聚焦于几大核心难题：高质量图形化 GaN 外延生长技术攻关、材料与器件多物理场耦合建模、平台化工艺及器件创新研发等。
以下为论文介绍：
一、平台化工艺
本研究基于 6 英寸 As 掺杂的硅 衬底的n 型外延片开发异质集成晶圆研究工作，该外延适配 GaN 外延生长需求。依据半导体工艺严苛的洁净度准则以及集成电路对多样化器件功能的迫切诉求，将精心构建的 Si CMOS/GaN 1P2M 异质集成平台工艺巧妙拆解为三大核心模块：Si 工艺模块（Module 1），专注于实现逻辑控制、电路保护及高压驱动等基础功能；GaN 外延工艺模块（Module 2），全力打造高质量选择性 AlGaN/GaN 外延层，为后续平台化工艺筑牢根基；GaN 工艺模块（Module 3），旨在实现高压 GaN HEMT 器件制备及全流程集成优化。历经重重挑战，最终制备出系列平台化器件，涵盖 5V/20V 高低压 CMOS 及 GaN HEMT，全面满足异质集成电路集成需求。
Fig. 1.1. Cross section of Platformed device.
Fig. 1.2. Heterogeneous integrated GaN HEMT - Si CMOS (a) Layout image of one cell. The green areas are GaN HEMTs; the other areas are Si CMOS (b) 4~6-inch wafer image.
在整个异质集成工艺推进过程中，两大关键学术及工程技术难题亟待攻克：其一，全力攻克 Si CMOS 与 GaN 器件间的工艺兼容性难题，实现高效功率集成；其二，深入剖析 Module 2 中 GaN 外延材料应力对 Si CMOS 器件性能的潜在影响，创新性地提出应力诱导 Si 晶格畸变模型，并对晶格应力作用下沟道区域载流子迁移率模型展开深度挖掘与解析。
二、 平台化器件
为严谨验证 GaN 与 Si CMOS 单晶圆集成的可行性，研究团队对所有器件展开全面电气性能测试。从图 3.1 (a) 所示的典型 PMOS 转移特性曲线中清晰可见，其阈值电压精准稳定在 -0.7 V 左右，导通态电流密度I on 高达 2.5 mA/mm，展现出卓越的电学性能。与此同时，图 3.1 (b) 直观呈现出 20 V 和 5 V PMOS 器件（尺寸为 40×100μm）的微观图像及输出特性曲线，为深入研究其工作机制提供了详实数据支撑。借助专业的 TCAD 模拟技术，进一步绘制出高低压 PMOS 在导通及关断状态下的电场分布图（如图 3.2 所示），犹如精准导航图，为后续高压器件设计优化指明方向，助力工程师们精准定位改进关键点。Fig. 2.1.transfer characteristics of (a) 20V PMOS, (b) the image of 20 V and 5 V PMOS, output characteristics of (c) 20 V PMOS and (d) 5 V PMOS.
体 PN 二极管与双极结型晶体管（BJT）作为高性能模拟电路的关键基石，其性能表现同样至关重要。从图 2.2 展示的 PN 二极管 I-V 特性曲线可知，其正向电压（V F ）约为 0.72V，且通过 Sentaurus T-CAD 模拟器精准揭示出掺杂浓度分布细节，为工艺优化提供关键线索。而图 2.3 呈现的 PNP 和 NPN 晶体管的 Gummel 曲线，则以直观的数据走势有力证明了两类 BJT 均具备高电流增益特性，经精确提取计算，其平均 β 值分别达 260 和 300，彰显出在模拟电路应用中的巨大潜力。Fig. 2.2.(a) I-V characteristics of the Bulk PN diode, (b) The doping concentration distribution from Sentaurus T-CAD Simulator.
Fig. 2.3. (a) Gummel curve of pnp transistor, (b) Gummel curve of npn transistor.
图 2.4 聚焦于选择性生长的、厚度约 3 μm 的 GaN 外延层上制备的栅宽为 (2×50)μm 的 HEMT 器件，详细展示其输出及转移特性曲线。令人瞩目的是，该器件在 VGS = 4.0V 时，最大漏极电流飙升至 700 mA/mm，充分展现出高电流密度承载能力；其阈值电压（VTH）精准定位在 -3V（定义于 I DS = 1 mA/mm 处），且比导通电阻（R on,sp ）低至 9.26 mΩ・cm²，各项关键指标全面超越传统 Si 功率器件，标志着 GaN 基功率器件性能的重大飞跃。Fig. 2.4. output and transfer characteristics of the HEMT with a gate width of (2×50) μm.
三、多晶GaN材料应力与Si MOS的
多物理场耦合
在 GaN/Si CMOS 单片异质集成这一复杂精妙的系统中，应力因素宛如一把双刃剑，其影响深远且微妙，深刻左右着不同器件在该特殊环境下的物理机制表现，堪称理解整个系统运行奥秘的关键密码。
为从理论根源深度剖析该系统应力分布规律及其对器件性能的内在作用机制，研究团队倾尽全力构建出一套专门针对工艺过程中外延诱生的多晶氮化物层对 Si PMOS 器件影响的应力生成分析模型。该模型架构精巧，由应力生成模型、应力分析模型紧密交织而成，两者相辅相成，其内在关联逻辑在图 3.1 (a) 中得以清晰呈现，为后续深入研究铺就坚实理论基石。
通过图 3.1 (b) 可直观看出不同情形下沟道方向应力分布差异，对比常规器件、本研究器件以及无氮化物覆盖的本研究器件三种场景，恰似一场微观应力世界的 “对比实验”。由于氮化物与体硅之间存在显著热失配和晶格失配，生长于硅表面的氮化物在综合考虑上述各类应变时，会不可避免地产生不可小觑的应力，并迅速向下传递至底层体硅器件，如同涟漪扩散般精准影响到 PMOS 沟道内的电子传输特性。当去除氮化物覆盖后，本研究器件与常规器件表现出高度相似性；而一旦引入氮化物工艺，PMOS 沟道方向即刻产生强大拉伸应力，如同给器件性能施加强力 “催化剂”，对 PMOS 输出特性产生深远影响，这一理论分析结果与实际氮化物作用效果高度吻合，强有力地印证了氮化物应变分析在该单片异质集成系统中对体硅 PMOS 器件研究的关键重要性。
在成功搭建应力生成模型之后，紧接着需深度解密应力影响器件性能的微观机制。图 3.1 (a) 右侧的模型示意图宛如精密机械钟表内部构造图，清晰呈现出这一复杂过程。总体而言，借助经典的 k-p 微扰法精准量化应力对 MOS 器件的作用效果。首先，精心构建体硅价带在常态下的 E-k 关系模型，宛如绘制出微观世界的能量 “地图”；随后巧妙引入应变生成的形变势场，精准添加应变哈密顿量，成功搭建应力作用下全新的 E-k 关系模型，为后续参数计算筑牢根基。基于此先进模型，精准获取价带顶能级分裂能、空穴有效质量等关键参数，并将声学声子散射、谷间散射、电离杂质散射等相关散射机制纳入考量范畴，全方位构建起硅中空穴迁移率与应力关系的精准数学模型。
Fig. 3.1.(a) Schematic of the analysis model, (b) the stresses in the channel direction for three different cases.
结论
综上所述，本创新性平台成功汇聚一系列高性能平台化器件，涵盖集成 Si - CMOS、PN 二极管、BJT 以及 GaN HEMT 等多元关键组件。通过对完整芯片工艺全方位优化打磨，如同雕琢璞玉般精心挖掘 Si 和 GaN 工艺独特优势，使其相互辉映、相得益彰，实现了 1 + 1 > 2 的协同效应。更为关键的是，本研究开创性地达成 GaN/Si CMOS 单片异质集成可行性的初步验证，为异质异构、异质集成如何协同发展和建立相应的生态链提供有益的探索。
来源：智慧芯片
