芯片巨头们，亮相下一张“王牌”

摘要：它是在巨大的进步飞跃基础上发展起来的，年复一年地积累，其发展速度可能超过历史上任何其他行业。国际电子器件制造会议（IEDM）是芯片制造商展示这一进展的关键平台之一。会议论文主题涵盖从具有商业相关性的，到那些最终可能具有商业相关性的，以及其他一些可能不具备商业相

本文由半导体产业纵横（ID：ICVIEWS）编译自semianalysis

半导体行业的持续进步令人惊叹，但这还不够。

半导体行业并非建立在一夜之间的突破之上。

它是在巨大的进步飞跃基础上发展起来的，年复一年地积累，其发展速度可能超过历史上任何其他行业。国际电子器件制造会议（IEDM）是芯片制造商展示这一进展的关键平台之一。会议论文主题涵盖从具有商业相关性的，到那些最终可能具有商业相关性的，以及其他一些可能不具备商业相关性但依然很有趣的技术领域。

半导体50 多年来增量增长。来源：AMD

在逻辑芯片方面，台积电的N2制程、包括三星等公司研究的二维材料、互补场效应晶体管（CFET）的进展，以及英特尔在硅通道尺寸缩减上取得了超乎想象的成果。专家小组指出，尽管此次会议上成果斐然，但仍不足以跟上人工智能发展的步伐。

在内存方面，存内计算是一大重点，这是解决人工智能内存瓶颈问题的一个潜在长期解决方案。Meta展示了一种独特的3D堆叠内存实施方案。

先进封装技术也备受关注。这并不奇怪，因为封装如今已成为推动计算能力提升的关键途径——我们将探讨英特尔新型的2.5D嵌入式多芯片互连桥接技术（EMIB-T）以及台积电的下一代3D系统集成芯片（SoIC）混合键合产品。我们还将详细介绍一些今年未参会的知名公司和技术及其缺席的原因。

台积电 N2

台积电是先进逻辑芯片领域的顶级强者。其主要优势在于卓越的制程技术。他们首个环绕栅极（GAA）制程节点N2，似乎将延续这一优势趋势。鉴于在主题演讲之后，被安排在最大展厅的黄金展示时段，台积电对该制程节点更多是在展示成果，但也透露了一些有趣的细节。

在晶体管方面，性能指标与此前发布的内容相符——速度提升15%，或功耗降低30%，且密度缩放超过1.15倍。该制程提供六种阈值电压等级（Vt，即开启晶体管所需的电压），这一点值得关注，因为相较于鳍式场效应晶体管（FinFET），环绕栅极场效应晶体管（GAAFET）的Vt调节难度更大。

一系列阈值电压选项有助于芯片设计师优化性能与功耗，逻辑核心可能使用低Vt晶体管以实现高速运行，而像输入/输出（I/O）这样的外围功能则受益于较高的Vt来将功耗降至最低（一般来说，低Vt意味着晶体管开关速度更快，但也会有更多的电流泄漏，即高性能但高功耗。高Vt则相反）。

为实现不同的阈值电压，电介质材料必须以精确控制的不同厚度进行沉积，而更具挑战性的是，无法直接看到栅极通道的底部。这是在GAA制程中比FinFET制程更多使用原子层沉积（ALD）技术的关键原因之一。

在现代逻辑芯片的缩放中，互连技术与晶体管本身同样重要，台积电在这方面也展现出切实的改进。栅极接触现在采用无阻挡层的钨材料，几乎可以肯定是使用了应用材料公司（AMAT）的Endura集群设备，在连续真空环境下进行预清洗、物理气相沉积（PVD）钨衬层以及化学气相沉积（CVD）钨填充腔操作。

虽然应用材料公司在2023年国际电子器件制造会议（IEDM）上声称电阻率降低了40%，但台积电在实际应用中实现了55%的电阻电容（RC）改善。这直接转化为性能提升，在环形振荡器测试设备中提升超过6%。

最后，台积电还透露了一些关于降低金属层电阻电容（RC）的消息。

在单次光刻 ArFi 层（即常用的金属层和过孔）中，电阻电容分别降低了 19% 和 25%。我们推测，这可能得益于采用了性能更优的电介质材料。更令人惊叹的是，一种经过优化的 M1（金属层 1，是倒数第二层，因此布线非常密集）光刻方案，不仅节省了多个极紫外光刻（EUV）掩膜，还使该层的电容降低了 50%。

具体细节仍是个谜，以下是完整的引用内容，供 “侦探们” 研究：“采用新型1P1E极紫外光刻（EUV）图案化技术优化的M1层，使标准单元电容降低近10%，还节省了多个EUV掩模。”

我们之前曾说过，过去十年是光刻技术的十年，而未来十年将是材料的十年。N2 的细节证明了这一点：材料创新推动了性能提升，同时关键层的极紫外光刻（EUV）掩模数量减少。

同样值得注意的是，除了 Rapidus 发表的一篇关于阈值电压调整的论文外，英特尔、三星和 Rapidus 都选择不展示他们与之竞争的 “2 nm” 环绕栅极（GAA）制程节点。这可能表明他们在这些制程节点上还不够成熟。

既然环绕栅极（GAA）技术已接近大规模生产，互补场效应晶体管（CFETs）成为了新的 “下一个重大突破点”。

我们在去年国际电子器件制造会议（IEDM）综述中对其背后的动机和细节有更深入探讨，核心要点在于，将一个P型金属氧化物半导体（PMoS）晶体管和一个N型金属氧化物半导体（NMOS）晶体管上下堆叠，相较于传统的并排配置，可实现约1.5倍的缩放。

集成是关键挑战所在。前段制程（晶体管）的堆叠高度翻倍，在构建第二个晶体管时不能损坏下方的晶体管，并且若不是为了传输信号，也至少得为了供电而设置直接的背面触点。

比利时微电子研究中心（IMEC）展示了一种概念性的4T CFET单元，它通过共享轨将顶部和底部晶体管与背面供电网络（BSPDN）相连。

该论文的重点在于降低源/漏极接触中的工艺复杂度。构建低电阻接触对于性能至关重要，但鉴于在CFET中连接底部和顶部器件所需的高深宽比，实现起来颇具难度。

IMEC的解决方案是设置一个共享的 “中间布线壁”，该布线壁位于每个N + PMOS堆叠的一侧，根据需要连接到源极和漏极。像这样的 “壁” 或轨比过孔更容易构建，所以推测它能实现更好的质量、性能等。不过这仍有待验证，因为该论文仅对集成流程进行了模拟。下一步很可能是实际制造这些器件。

三星和IBM展示了一种新颖的 “阶梯式” 方法，在底部的N型场效应晶体管（NFET）中使用2个宽通道，在顶部的P型场效应晶体管（PFET）中使用3个较窄的通道。这样在形成接触时，能够直接看到底部通道，意味着更容易实现高质量，进而获得更好的性能。

但这可能要付出缩放成本。该论文称，“阶梯式” 方法在将底部场效应晶体管连接到信号方面，并不比背面接触加过孔的方式差。这或许没错，但参照标准并不恰当。与IMEC的共享电源壁方法或背面局部信号路由方法相比，才更为合适，而 “阶梯式” 因其较宽的通道，在缩放方面比这两种方法都要差。

台积电似乎再次展现出行业领先水平。他们展示了一个能正常工作的CFET反相器，这意味着底部的P型场效应晶体管（pFET）和顶部的N型场效应晶体管（nFET）已连接成一个基本逻辑门。在迈向工业化制程的集成路线图上，这比其他公司领先了一大步。最重要的是，他们有一套可行的方法来形成顶部和底部场效应晶体管之间的局部互连。

这正是IMEC在模拟中解决的问题，但台积电已在实际硅片上实现。尽管可能是经过精心挑选展示的，但晶体管性能已然十分出色——这表明局部互连和接触质量良好。然而，高深宽比和严格的对准要求，将是实现高产量时面临的重大挑战。

英特尔没有展示任何关于互补场效应晶体管（CFET）的研究成果。在过去几年里，他们曾展示过相关进展，所以很可能只是今年选择不展示而已。

内存领域中，显而易见的热门话题是高带宽内存（HBM）。遗憾的是，目前它与商业利益关联过密，所以没有公司会在会议论文中披露相关细节。国际电子器件制造会议（IEDM）上，大家关注的焦点转而投向了存内计算。

这是一类广泛的潜在解决方案，旨在突破内存墙的限制。其目标是降低数据移动的开销，因为在当前架构中，大部分能源和时间都浪费在数据移动上。虽然减少需移动的数据量（如降低精度、改进算法等）或增加内存带宽（如采用高带宽内存HBM）会有所帮助，但理想的解决方案或许是让计算尽可能靠近内存，即存内计算。

SK海力士展示了一种名为AiM（内存内加速器，Accelerator in Memory）的架构。他们构建了一个演示模型，将GDDR6与每个存储体旁的处理单元相结合。

其结果是，每 GB 的内存带宽比高带宽内存（HBM）高出两个数量级。

由于大多数现代人工智能应用场景受限于内存，这将带来显著的性能提升。然而，使用内存内加速器（AiM）设备存在重大障碍，主要是灵活性不足。其潜在的关键应用领域可能是增强现实/虚拟现实（AR/VR）中的设备端人工智能。诸如手部追踪这类对延迟敏感的任务必须在设备端完成。

Meta的3D堆叠内存

Meta展示了在计算单元之上采用3D封装的静态随机存取存储器（SRAM）或动态随机存取存储器（DRAM）的成果（这实际上是近内存计算），以及一款针对虚拟现实应用的理论性内存计算加速器。

通过3D堆叠的SRAM，无需进行片外内存访问，这使得延迟和能耗均降低了40%。SRAM和DRAM的优化组合效果更佳。一种提出的存内计算（CIM）设计，即采用逻辑 + 内存宏阵列，其能源效率可能达到现有加速器的两倍。

尽管理论和测试模型的结果看起来很不错，但要实现商业化仍存在一些障碍。

首先，对于大多数内存计算（CIM）架构而言，其可靠性和准确性比当前的计算 + 内存模式要差。例如，利用DRAM存储单元及其外围电路执行简单逻辑运算的方案，错误率较高。DRAM（或许多其他类型的内存）与逻辑电路的制造工艺在根本上有所不同，且互不兼容。以DRAM退火的热预算为例：其温度可能达到600°C，且持续数小时，这远远超出了先进逻辑器件所能承受的范围。

其次是成本问题。即便像Meta展示的采用混合键合技术的近内存计算也颇具挑战。目前市场上唯一一款将内存与逻辑电路采用混合键合技术的主流产品——AMD的X3D CPU，其销量和利润率都并非十分可观。利用DRAM存储体进行计算的方法需要更复杂的内存控制器。而且共同制造方案也很复杂，可能需要同时使用针对内存和逻辑电路的特定工具。

不过，与传统计算相比，人工智能加速器的需求使得采用更昂贵的解决方案变得合理。内存计算（CIM）仍将继续朝着成为可行产品的方向加大研发力度。

即使在一个大概聚焦于器件的会议（国际电子器件会议）上，先进封装也备受关注。这是合理的，因为它确实是计算能力扩展的新前沿领域。

英特尔非正式地宣布了其嵌入式多芯片互连桥（Embedded Multi - die Interconnect Bridge，EMIB）2.5D 封装技术的一个新变体 ——EMIB - T。这里的 “T” 表示增加了硅通孔（through - silicon vias，TSVs）。EMIB 是英特尔对采用硅中介层封装的称呼：即把无源芯片嵌入有机基板中。与传统基板相比，硅中介层中的互连密度可以达到两倍（或更高），这意味着整体封装性能可以更高。

初代 EMIB 技术之所以宣称具备成本优势，关键在于它不采用制作成本相对高昂的硅通孔（TSV）。这就导致部分信号与电力不得不绕着中介层进行布线。而 TSV 能够为信号与电力布线带来更大灵活性，可选择将任意或所有信号及电力经由中介层传输。

随着 TSV 制造技术的成熟，其成本也已降低。英特尔推出 EMIB - T，目标市场是复杂的异构封装领域。这类封装会同时运用 2.5D/EMIB 与 3D/Foveros 技术，在超越光罩尺寸限制的情况下，提供多种互连密度。高性能计算（HPC）是此项技术最为重要的应用场景。

台积电 SoIC

台积电介绍了其 SoIC 3D 封装技术的最新进展。

虽然从技术层面讲，在混合键合领域他们并非行业领先者（索尼在其 CMOS 图像传感器中已实现小于 4 微米，且很快将达到小于 1 微米的间距），但在先进逻辑封装方面他们处于领先地位。

这新一代的 SoIC 技术似乎实现了小于 15 微米的硅通孔（TSV）互连间距。相比之下，英特尔的 Foveros 技术间距约为 25 微米。由于密度和性能与互连间距的平方成比例，所以即使与上一代 SoIC 相比，差距也很显著。

英伟达做了一场关于 GPU 系统协同优化的精彩展示。

尽管行业是由诸如模型规模、晶体管密度 / 成本、计算能耗等指数 “定律” 驱动的，但报告人指出了另一个在很大程度上被忽视的因素：缺陷密度。

很明显，缺陷的增长速度必须与晶体管和互连线路的增长速度相当，否则成品率实际上将降为零。但具体来说，这意味着每万亿个通孔或触点的缺陷率要低于1。

这是整个供应链卓越表现的成果——芯片制造商优化其工艺和晶圆厂运营，设备供应商在提高设备性能的同时降低缺陷率，材料供应商将污染物测量和控制在万亿分之一甚至更低水平，还有更多环节的共同努力。具体细节属于严格保密的商业机密，但成果值得赞赏。

美光的非易失性DRAM（NVDRAM）也是一个显著的缺席者。去年相关论文引发了轰动，该技术展现出类似DRAM的性能，且非易失性存储能力优于典型的NAND闪存。成本和可扩展性曾是潜在的担忧点，而这或许已得到印证……这项技术尚未实现产品化，今年也未在IEDM上展示。

二维材料被认为是硅晶体管沟道的潜在替代品。

要知道，沟道负责在晶体管的源极和漏极之间传导电流，其传导过程由与沟道接触或环绕沟道的栅极控制。在硅材料中，当沟道长度（通常称为栅极长度，LG）低于约10纳米时，由于漏电流过高，被认为不太可行——此时晶体管效率低下且难以关闭。由二维材料构建的沟道更容易控制，并且对导致硅材料漏电的机制不太敏感。随着前沿设备的栅极长度已达到10 - 20纳米，二维材料在许多21世纪30年代的技术路线图中都有一席之地。

但它们距离商业应用仍很遥远。英特尔的一篇论文将主要挑战归纳为三类：

1. 材料生长

2. 掺杂与接触形成

3. 环绕栅极（GAA）堆叠 / 高介电常数金属栅极

“掺杂与接触形成”包括为形成晶体管有源源极和漏极区域进行的掺杂，以及为与上方金属互连层形成低电阻连接而进行的接触操作。GAA堆叠则需要在二维沟道周围沉积多层材料，以形成控制晶体管的栅极。在去年确定二维沟道材料（N型器件用MoS₂，P型器件用WSe₂）之后，今年在掺杂、接触和栅极形成方面取得了一些进展。

台积电展示了针对P型器件接触的研究成果。这填补了一项空白，因为此前已展示过N型晶体管的接触，但P型的未曾有过。接触是金属互连（布线）层与晶体管源极、漏极或栅极之间的电气连接。在现代纳米级（十几纳米）器件尺寸下，接触性能的一个关键因素是电阻。挑战在于源极和漏极由半导体材料制成——传统上是硅，这里是二维材料（在此案例中为WSe₂）——其电阻较高。将互连金属直接沉积在源极或漏极上，会在界面处形成高电阻的肖特基势垒。金属与硅的粘附性通常也较差。

对于硅材料，常见的解决方案是硅化处理，这是一种沉积加退火工艺，在硅源极或漏极区域上形成高导电性的硅化物（例如NiSi）。然后可以在硅化物上构建金属互连，以完成从有源源极/漏极到电路布线的低电阻连接。

由于二维材料不含硅，硅化处理对它们并不适用。目前看好的解决方案是简并掺杂：向二维材料结构中引入特定杂质，使其从半导体转变为导体。在实际操作中，对WSe₂进行掺杂很困难：其晶格很容易被破坏，且难以在整个材料中实现均匀的掺杂分布。但该论文的作者做到了这一点。接触是现代逻辑工艺中最棘手的挑战之一，为二维材料找到可行的前进方向是一大进步。

栅极氧化物是二维材料商业化的另一关键挑战。正如台积电 N2 制程论文所指出的，栅极氧化物的质量决定了对晶体管的控制效果。如果无法很好地控制晶体管，那就没有可行的逻辑制程。

英特尔展示了高质量栅极氧化物的形成过程，由此实现了对晶体管的良好控制。漏极诱导势垒降低（DIBL）和亚阈值摆幅都很低（分别意味着低漏电和从截止到导通的陡峭转变），并且最大漏极电流很高 —— 所有这些都表明实现了良好的静电控制。这里的主要创新似乎在于工艺优化，特别是预清洗和氧化物沉积工艺。

尽管在掺杂、接触和栅极形成方面取得了进展，但二维材料生长方面的进展仍然不足。我们在去年的综述中写道：“生长是二维材料的根本问题”。现有的大多数研究都采用转移法 —— 材料在蓝宝石衬底上生长，然后通过机械方式转移到硅片上。但这是一种实验室技术，无法扩大到大规模生产。在 12 英寸硅片上直接生长是实现商业化最有可能的途径。

最近在这方面的进展似乎停滞不前。三星展示了使用 8 英寸测试晶圆进行的晶圆上生长。但材料与晶圆的粘附性不佳。解决办法是在每个晶体边缘制作 “夹子”，以便在后续工艺步骤中固定晶体。虽然展示了功能晶体管，不过是采用顶栅和底栅结构，而非环绕栅极（GAA）结构。但这种工艺无法规模化。测试器件的沟道长度为 500 纳米，比实际需求大了两个数量级。如果每个沟道都需要夹子，那么所占用的空间会抵消缩短沟道带来的任何缩放优势。真正需要的是在整个晶圆上生长高质量材料，且无需辅助结构。

台积电展示了一个完整的二维场效应晶体管（FET）反相器 —— 由一个 N 型和一个 P 型晶体管连接在一起，构成一个基本逻辑单元。这似乎是一项集成路径探索研究，因为这些器件本身是平面结构，并非环绕栅极结构，而且尺寸比实际所需大了一两个数量级。研究中发现了一些有趣的结果……

首先，尝试制作同质器件，即 N 型和 P 型晶体管均由二硒化钨（WSe₂）制成。大多数研究采用异质方法，其中 N 型金属氧化物半导体场效应晶体管（NMOS）使用二硫化钼（MoS₂）沟道。如果两种晶体管使用同一种材料，将具有巨大的成本优势，因为可以节省大量昂贵的工艺步骤。但台积电发现，WSe₂制成的 N 型场效应晶体管（NFET）性能非常差，无法与 P 型场效应晶体管（PFET）匹配。

其次，使用标准湿法工艺会影响已有的 PFET。在 PFET 有源区上进行的光刻步骤采用了典型的湿法化学工艺 —— 光刻胶、蚀刻等。通常情况下，这不会对底层器件性能造成影响，因为这是一种标准且被充分理解的工艺。然而令人惊讶的是，在这种情况下，它导致了阈值电压（开启晶体管所需的电压）发生了显著变化。这有些违反直觉，表明随着对二维材料进行更复杂集成的研究推进，可能还会有更多意想不到的情况出现。

在二维场效应晶体管（FET）中，阈值电压会受到标准湿法工艺的显著影响。

距离实现大规模量产还有很长的路要走。目前的顶尖技术勉强能在合理的短沟道长度下制造出一个性能良好的晶体管。而这必须扩大规模，达到每个晶圆至少数十亿个晶体管，然后每年生产 10 万片或更多晶圆。这意味着规模至少要扩大 15 个数量级！

英特尔 6 纳米栅极长度

对二维材料来说更不利的是，硅材料理论上 10 纳米的最小栅极长度已被证明是错误的。英特尔展示了一种单条带环绕栅极（GAA）晶体管，其栅极长度仅为 6 纳米。

人们曾认为在 10 纳米以下存在许多足以阻碍进展的挑战，其中最引人关注的是量子隧穿效应。在如此极端的尺度下，电子或空穴有非零的概率 “隧穿” 穿过晶体管栅极形成的能量势垒。尽管它们没有足够的能量跨越势垒，但却能穿过它 —— 结果就是电荷从晶体管中泄漏。由漏电晶体管制成的芯片效率低下且容易出错。

英特尔的成果证明，这种量子隧穿效应是可以缓解的。该器件的性能虽不完美，但已经非常出色，并且很可能进一步提升至足以实现大规模商业化的水平。亚阈值摆幅（衡量晶体管对栅极电压变化的响应程度，即其开启和关闭的难易程度）已经接近理论上室温下 60 毫伏 / 伏的最小值。漏极诱导势垒降低（DIBL，一种随着沟道缩短而加剧的效应）约为台积电 N2 制程所展示数值的两倍。这一指标还需要改进，但对于研发来说已经是不错的成果。