摘要：今年初台积电的封装技术路线呈现两种选择，一是不断加大CoWoS基板尺寸，即制造巨大芯片，另一个是系统级芯片（SoW）。台积电在欧洲开放创新平台（OIP）论坛上宣布，超大型基板CoWoS封装技术将于2027年通过认证，推出9倍光罩尺寸（reticle sizes

今年初台积电的封装技术路线呈现两种选择，一是不断加大CoWoS基板尺寸，即制造巨大芯片，另一个是系统级芯片（SoW）。台积电在欧洲开放创新平台（OIP）论坛上宣布，超大型基板CoWoS封装技术将于2027年通过认证，推出9倍光罩尺寸（reticle sizes），可采用12个HBM4内存堆栈。

台积电每年推出新的制程技术，满足客户在功耗、性能和面积（PPA）的改善需求。最初CoWoS技术在2016年支持约1.5倍光罩尺寸的芯片封装，如今发展到3.3个光罩尺寸，可放置8个HBM3堆栈。台积电承诺在2025-2026年推出5.5倍光罩尺寸的封装，最多可容纳12个HBM4堆栈，但与最新规划的CoWoS技术相比则相形见绌。

2027年将推出9倍光罩尺寸（reticle sizes）的CoWoS技术，这将使小芯片和内存的空间达到7,722平方毫米，如果是2027年通过验证，合理推断将于2027-2028年用于超高端AI处理器。通过SoIC垂直堆栈其逻辑芯片，台积电预期客户可将1.6纳米等级的晶粒置于2纳米等级的晶粒之上。

目前这些超大型CoWoS封装技术仍存在很大挑战，如5.5倍光罩尺寸的CoWoS封装的基板尺寸需要超过100mmX100mm；9倍光罩尺寸封装则需要超过120×120 mm的基板。

当基板尺寸越来越大，将影响系统的设计方式及数据中心的支持配备，特别是电源和冷却系统，如液冷技术和浸入式方法，以有效管理高功率处理器。

来源：小雨科技观