半导体存储行业专题报告：近存计算3DDRAM，AI应用星辰大海

摘要：DRAM三构成：1）存储单元（Cell ），占据50%-55%面积：存储单元是DRAM芯片存储数据的最小单元，每个单元存储1bit数据（二进制0或1），单颗DRAM芯片的容量拓展主要是通过增加存储单元的数量实现（即提高单位面积下的存储单元密度），存储单元基本

（报告出品方/作者：中泰证券，王芳、杨旭）

一、产业趋势：DRAM从2D到3D，存算一体趋势确立

2D DRAM制程瓶颈凸显，3D是大趋势

DRAM是易失性存储器，与CPU/GPU等计算芯片直接交互，可以快速存储每秒执行数十亿次计算所需的信息。

DRAM三构成：1）存储单元（Cell ），占据50%-55%面积：存储单元是DRAM芯片存储数据的最小单元，每个单元存储1bit数据（二进制0或1），单颗DRAM芯片的容量拓展主要是通过增加存储单元的数量实现（即提高单位面积下的存储单元密度），存储单元基本占据了DRAM芯片50-55% 的面积，是DRAM芯片最核心的组成部分。1个存储单元由1个晶体管和1个电容器构成（1T1C结构），晶体管控制对存储单元的访问，电容器存储电荷来表示二进制0或1。2）外围逻辑电路（Core），占据25-30%面积：由逻辑晶体管和连接 DRAM 各个部分的线路组成，从存储单元中选择所需存储单元，并读取、写入数据，包括感应放大器（ Sense Amplifiers ）和字线解码器（Word Line Decoders）等结构，如感应放大器被附加在每个位线的末端，检测从存储单元读取非常小的电荷，并将信号放大信号，强化后的信号可在系统其他地方读取为二进制1或0。3）周边线路（Peripheral），占据20%左右面积：由控制线路和输出线路构成。控制线路主要根据外部输入的指令、地址，让DRAM内部工作。输出/输入线路负责数据的输入（写入）、输出（读取）。

DRAM工作原理：存储电容器会泄漏电荷，因此需要频繁进行刷新（大约每 32 毫秒一次），以维持存储的数据。每次刷新都会读取存储单元的内容，将位线上的电压提升至理想水平，并让刷新后的值流回电容器，刷新完全在 DRAM 芯片内部进行，没有数据流入或流出芯片。这虽最大限度地减少了浪费的电量，但刷新仍会占据 DRAM 总功耗的 10% 以上。

DRAM 3D化趋势已现，封装级先行，晶圆级在研发阶段。 3D DRAM分为封装级和晶圆级，封装级3D DRAM属于近存计算，突破内存墙瓶颈，已商业化量产，晶圆级3D DRAM突破2D DRAM制程微缩瓶颈，难度更大，目前仍处于研发阶段。封装级3D DRAM：指通过封装工艺将多颗2D DRAM Die进行3D堆叠，HBM目前最高堆叠12层DRAM Die，每层Die之间通过 TSV/Microbump等先进封装工艺实现电气连接，最后实现在单位面积下更高的存储容量密度。然后将封装级3D DRAM继续通过封装工艺与逻辑芯片封装在一起，实现近存计算，性能上实现更高的带宽、更低的功耗，缓解内存墙问题，契合AI芯片要求。典型产品如HBM、华邦CUBE和WoW 3D堆叠DRAM。晶圆级3D DRAM：在晶圆结构层面实现3D结构，突破2D DRAM制程微缩瓶颈、实现更高容量密度，目前各家厂家处于探索阶段。

存内计算难度大，近存计算和存内处理是重要方向

存储速度滞后于计算器速度，AI时代存储带宽制约算力芯片性能发挥。在过去二十年，处理器性能以每年大约60%的速度提升，内存性能的提升速度每年只有9%左右。结果长期下来，不均衡的发展速度造成了当前的存储速度严重滞后于处理器的计算速度。虽然多核（例如CPU）/众核（例如GPU）并行加速技术提升算力，AI时代处理器计算技术能力大幅提升，同时大型 Transformer 模型的参数数量呈指数级增长，每两年增加 410 倍，而单个 GPU 内存仅以每两年 2 倍的速度扩展。从峰值算力看，峰值算力在过去 20 年中增加了 60000 倍，而 DRAM带宽增加了100 倍，存储和计算的互连带宽增加了 30 倍。随着近几年云计算和AI应用发展，面对计算中心的数据洪流，存算分离架构下数据搬运慢、搬运能耗大等问题成为了计算的关键瓶颈，“存储墙”问题更加显著。

二、封装级3D DRAM：近存计算，高带宽、低功耗契合AI场景需求

HBM：AI大算力+高带宽存储解决方案

目前HBM属于标准化DRAM产品，是GDDR的一类。DRAM是大宗产品，JEDEC（固态技术协会，微电子产业的领导标准机构）定义并开发了以下三类 SDRAM 标准，以帮助设计人员满足其目标应用的功率、性能和尺寸要求，从芯片本身来看，它们的差异主要体现在外围电路上，而存储单元本身在各类型中较为相似，制造工艺也基本一致。1）标准型DDR：Double Data Rate SDRAM，针对服务器、云计算、网络、笔记本电脑、台式机和消费类应用程序，允许更宽的通道宽度、更高的密度和不同的外形尺寸。2）LPDDR：Low Power Double Data Rate SDRAM，针对尺寸和功率非常敏感的移动和汽车领域，有低功耗的特点，提供更窄的通道宽度。3）GDDR： Graphics Double Data Rate SDRAM，适用于具有高带宽需求的计算领域，例如图形相关应用程序、数据中心和 AI等，HBM属于GDDR。详情请参考此前外发深度报告《 AI系列之HBM：AI硬件核心，需求爆发增长》。

HBM主要应用在AI训练和部分AI推理。AI训练需要处理大量并行数据，需要DRAM容量大和数据的传输速度快，同时模型训练耗时长，需要硬件的功耗低，相较传统的DRAM存储器，HBM高带宽、低功耗，容量拓展性好，目前云端训练卡全部使用HBM，部分云端推理卡有使用HBM，另外也有推理卡使用GDDR。

WOW 3D堆叠DRAM：AI低算力+超高宽带存储解决方案

WOW 3D堆叠DRAM与逻辑芯片是3D结构，属于近存计算。结构：属于近存计算，DRAM与逻辑芯片采用3D堆叠工艺封装在一起，在1片逻辑芯片上堆叠多层DRAM芯片，逻辑芯片指GPU、CPU、NPU等计算芯片、右图中为紫色的Logic Die， DRAM芯片图中仅只有1层，实际可堆叠多层。技术：使用TSV硅通孔技术、Wafer on Wafer的混合键合工艺（Hybrid Bonding）实现多层芯片之间的电气连接。性能特点：以紫光国芯的WOW 3D堆叠DRAM产品 SeDRAM 为例，通孔间距（Pitch）达到10μm以内的级别，HBM的Pitch 目前为几十微米，因此WoW 3D堆叠DRAM的带宽更高，另外功耗更低，属于定制化产品，容量拓展性一般。

CUBE：AI低算力+高带宽存储解决方案

华邦2023年宣布CUBE方案，定位边缘计算。 2023年华邦宣布CUBE（ Customized/Compact Ultra Bandwidth Elements）。结构：属于近存计算，1层SOC和多层DRAM是上下堆叠结构，SoC放置在上面，DRAM芯片在下面，省去了SoC的TSV工艺， SOC无性能损失、系统成本更低，同时，3D DRAM TSV工艺可以将SoC信号引至外部，使它们成为同一颗芯片，进一步缩减了封装尺寸，同时SoC在上可以带来更好的散热效果。技术：主要使用TSV和Microbump（微凸块）工艺，与目前HBM使用工艺相同。供应链：联电负责CMOS晶圆制造和键合技术；华邦电导入客制化CUBE架构；智原提供全面的3D先进封装一站式服务，以及存储IP和ASIC小芯片设计服务；日月光则是提供晶圆切割、封装和测试服务，另外还有Cadence 负责晶圆对晶圆设计流程，提取TSV特性和签核认证。

三、晶圆级3D DRAM：突破制程瓶颈，目前多种方案探索中

三星&海力士：探索电容水平放置方案

2D DRAM主要通过水平方向的制程升级来提升单位面积下的存储密度，而晶圆级3D DRAM是通过堆叠层数来升级。目前 DRAM制程迭代到12nm左右（1bnm），1cnm将到10nm，进入0nm级别后，预计DRAM开启晶圆级3D之路。 3D DRAM目前各家处于实验室状态，探索多种技术路径，目前仅三星公布规划图。目前晶圆级3D DRAM仍处于研发阶段，主要是2个方案。 1）方案一：存储单元仍是基于1T1C结构（1个电容器+1个晶体管），主要改变存储单元各个组成部分的结构。传统2D DRAM的存储单元中，电容器是垂直方向，3D DRAM将垂直的电容水平放置，然后进行堆叠。三星、海力士和长鑫存储均探索这个方案。 2）方案二，无电容方案：存储单元中去掉电容器，然后进行堆叠。美国公司NEO探索这个方案。

NEO公司：探索无电容方案

NEO：采用无电容方案。2023年美国存储公司NEO公布3D-X DRAM技术，3D X-DRAM具有基于无电容器浮栅极 (FBC) 技术的类 3D NAND DRAM 单元阵列结构。这种 FBC浮栅极技术使用一个晶体管和零个电容器将数据存储为电荷。NEO半导体表示它可以使用当前的 3D NAND 类工艺制造，并且只需要增加一层光罩掩模来定义位线孔并在孔内形成垂直结构，这提供了一种高速、高密度、低成本和高产量的制造解决方案。据 Neo 的估计，3D X-DRAM技术可以实现 230层128 Gb 密度，这是当今 DRAM 密度的 8 倍。NEO提出，每10年容量提升8倍的目标，将在2030到2035年间实现1Tb的容量，较现DRAM核心容量达64倍提升，满足ChatGPT等AI应用对高性能和大容量存储器半导体的增长需求。

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