摘要：Chiplet 带来了半导体功能和生产力的巨大飞跃，就像 40 年前的软 IP 一样，但要实现这一点，还有很多工作要做。这需要一个生态系统，而目前这个生态系统还非常初级。

Chiplet 带来了半导体功能和生产力的巨大飞跃，就像 40 年前的软 IP 一样，但要实现这一点，还有很多工作要做。这需要一个生态系统，而目前这个生态系统还非常初级。

如今，许多公司已达到光罩极限，被迫转向多芯片解决方案，但这并没有催生一个即插即用的芯片市场。这些早期系统无需遵循标准即可运行，也不追求相同的优势。从设计角度来看，它们仍在构建一个大型系统。

西门子EDA公司Tessent硅片测试解决方案DFT流程产品经理Vidya Neerkundar表示：“chiplet背后的理念是分而治之。你可以以更快的速度完成任务，并获得更高良率的所有好处。但是，当你分而治之时，你还需要考虑其他事情。你解决了一个问题，然后又必须解决其他问题。你需要不断推进问题，不断追赶。”

对这些新问题的全面理解仍在不断发展。“我们知道如何制造标准的 chiplet，”Marvell 技术副总裁兼定制解决方案首席技术官 Mark Kuemerle 说道。“它叫做 HBM，也是目前唯一的 chiplet。它是在 JEDEC 中定义的。该标准规定，‘这是 x、y 尺寸。这是连接方式。任何人都可以构建一个与之通信的东西。’

要使开放的 chiplet 市场运转起来，你必须具备同样的严谨性。这看起来不像是一个惊天动地的概念，但它确实是一个惊天动地的概念。如果我们能做到这一点，它就能实现共享，当我们将同样的概念应用于 3D 时，哇！如果我们能将可能放在堆栈上的 SerDes IP 的占用空间标准化，或者将无线或航空航天数据转换器的占用空间标准化——如果我们有足够多的人对协调它们感兴趣——我们就能将这个占用空间标准化。所以作为一名设计师，当我构建出连接所有部件的基础模具时，我就可以把它锁定，然后围绕它构建所有其他的东西。这真的可以帮助实现 3D 集成设计的大众化。

关键在于要有足够多的人齐心协力。“最大的问题是，‘这个行业的确切需求是什么？’”弗劳恩霍夫IIS自适应系统工程部高级混合信号自动化部门经理Benjamin Prautsch说道。“很多人都在互相等待。一些公司需要站出来，在不同的利益群体之间进行协调，努力找到共同点。答案很大程度上在于找到，或者说，找到在生态系统中正确的发展方向。”

这可能比一些人希望的要花更长的时间。“标准仍在不断发展，” Cadence SSG 产品营销总监 Mayank Bhatnagar 表示。“像 UCIe 这样的标准正在被整个行业采用，我相信它会迅速发展，但我们距离这一目标还有几年的时间。我不认为这会在未来三到五年内发生。很可能要到 2030 年代，我们才能开始看到行业标准的 chiplet 的出现。”

需要标准

封装、测试、设计、功能通信、实现级互连等都需要标准。目前，每个人都有自己的标准。“现在有点像西部荒野，” Ansys产品营销总监 Marc Swinnen 说。“这很好。让百花齐放。但我应该使用哪种封装技术？有太多不同的选择。每个 OSAT 都有自己的风格，然后是这些风格的变体，而且它们并不是都能获得主流成功。在某个时候，这个市场将会出现洗牌。没有人愿意押错注，被一些没人使用的古怪技术所困扰。需要行业整合。”

封装正在迎头赶上半导体行业的规范化进程。“对于中介层，顶级晶圆厂和OSAT厂商对规则和技术参数的定义有所不同，”新思科技工程副总裁Abhijeet Chakraborty表示。“这些对于使用中介层组装芯片至关重要，但如今它们都拥有不同的参数和标准。对

于物理验证运行集，它们采用不同的方法和范例进行开发。希望所有这些都能更加规范化，这将大有裨益。我们正处于一个巨大而激动人心的发展变革环境中。从晶圆厂到垂直整合公司的架构师，再到EDA和标准化等等，整个生态系统中正在解决许多非常有趣且重要的问题。它变化非常快，虽然看起来变化很大，但在它稳定下来之前，在我们找到真正可扩展的、适用于大众的3D-IC开发解决方案之前，这些变化是必要的。”

虽然每个标准都可能有所帮助，但需要达到临界规模。“英特尔成立 UCIe 小组时，大家兴奋不已，”Marvell 的 Kuemerle 说道。“有了 die-to-die 接口，每个人都认为 chiplet 真的会流行起来。但它并没有真正改变什么。原因是还需要很多其他东西。将这些东西结合在一起会带来很多复杂性，比如测试。你必须弄清楚如何让这些 chiplet 相互通信，这样我们才能对所有 chiplet 进行良好的测试覆盖。”

这些标准正在制定中。“早在90年代，就有IEEE1149.1，它讨论了如何将每个芯片连接到电路板，”西门子的Neerkundar说。“当时有一种语言——BSDL。现在有了IEEE 1838，它描述了PTAP/STAP类型的机制。它描述了如何在3D-IC和堆栈中使用这种机制。你也可以在2.5D中使用它。其他标准也即将出台。IEEE标准P3405讨论了互连测试和修复。如果你正在设计自己的电路，你可以用它做什么？还有P1838A，它从3D-IC的角度讨论了边界扫描接口。”

必要的标准还有很多。“对于ESD，我们遵循IEC 61000标准，”Ansys产品经理Takeo Tomine说道。“该标准定义了机器模型、人体模型和充电设备模型。这些标准是每个电气人员从芯片到模块再到系统都需要遵循的。在芯片方面，他们确实遵循这些指导，而代工厂也制定了设计规则手册来与这些指导保持一致，并规定了一定的限制。”

标准通常会回避某些行业发展方向不明晰的问题。Cadence 的 Bhatnagar 表示：“标准避免定义那些可能千差万别的事物。例如，UCIe 并未定义通道的实现方式。英特尔是创始成员，并拥有自己的 EMIB 技术，但该标准避免要求使用任何特定技术。它确实定义了一些与通道相关的内容，例如电压传递函数 (VTF) 和串扰规范。我们见过一些非常深奥的通道被创建出来，它们符合要求，但看起来与标准最初的设想大相径庭。”

一些问题仍然存在。“目前无法定义插座，”NHanced 总裁 Robert Patti 表示。“我们可以定义电源、接地和物理接口的间距。但无法尝试定义电压。我们可以在每个微型模块中定义一个电源环，然后在模块内部以及各层之间定义信号。让大家聚在一起就电源等物理需求达成一致或许是可行的。逻辑协议是每个人对它都有不同理解的。如果你想让我在这两组电路之间叠加某种逻辑协议，我不想考虑时间延迟。我不需要同步它。我不想浪费电路，当然也不想浪费延迟或功耗。”

这也正是人们所普遍关注的“房间里的大象”。“挑战在于，业界希望有一个标准，”弗劳恩霍夫的普劳奇说。“他们希望尽可能地标准化。但他们又不想承担额外的成本。”

与软IP一样，需要有一套与芯片集配套的可交付成果，以确保其成功集成。“我们需要什么样的模型？”西门子中央工程解决方案总监Pratyush Kamal问道。“业界正在努力弥补一个巨大的差距。台积电拥有自己的3D Blocks语言，并正试图在IEEE内部公开。OCP内部也在进行类似的努力，但即使在那里，他们也没有完全定义所需的一切。以3D IC为例，其中有一个跨越两个芯片的混合信号电路。当您以物理形式交付这个芯片集时，您仍然需要提供与此完整堆栈相关的SPICE网表，以便进行完整的仿真。大多数情况下，当您进行芯片集集成时，您不一定要深入了解芯片集。我们会将一些概念抽象出来。我们只关心接口边界，但需要进行一些分析，以便将芯片集的完整视图呈现给组装工和封装设计人员。”

组织挑战

在为基于 chiplet 的生态系统做准备时，公司必须审视自己的组织并做好准备。“大多数大公司都有项目和计划来开始加快 3D-IC 的发展，”Ansys 的 Swinnen 说。“他们需要重组。封装在一个小组，热管理在另一个小组，可靠性管理在另一个小组，芯片设计则在一个单独的小组。3D-IC 需要所有这些部门紧密合作，即使在原型设计阶段也是如此。公司的组织结构并不为此做好准备。他们需要在内部对团队和管理职责进行一些重新调整，以便能够汇集必要的专业知识。”

流程也必须改变。“在平面规划阶段，你必须考虑在多个die之间拆分功能，”Bhatnagar说。“分层分区正在发生变化，因为如果不这样做，就会遇到问题。也许你无法利用可以进入旧工艺节点的某个设计部分，或者最终需要在两个die之间提供非常大的带宽。通过更好的平面规划或仔细的分区，可以避免这些问题。进行分层拆分时，思考过程必须正确。它会影响你必须在die之间传输多少数据，还会影响它们变得有多热，它们必须有多近，以及你可以容忍的延迟。只有通过仔细的架构规划，才能最大限度地减少影响。”

测试受到很大影响。“组装完成后无法进行测试，因为在组装之前，你需要先确定零件的质量，”Neerkundar 说。“你需要在晶圆级进行测试。这意味着你需要在这些芯片上设置某种接触机制，即使这些芯片的引脚（堆叠在组装堆栈的顶部）不会像封装引脚那样伸出来。但在晶圆分选时，你需要能够与它们进行通信。业内称之为牺牲焊盘，上面有常规的 C4 凸块，或者说是用于连接和接触晶圆分选的标准凸块间距。但是，这些凸块的间距比组装完成后使用的微凸块要大。你需要两种测试方式：使用牺牲焊盘进行测试，以及通过标准凸块进行测试。组装完成后，你必须通过微凸块进行重新测试。”

行业本身也必须组织起来。“要让某个特定应用获得成功，必须有足够多的公司对此感兴趣，”Kuemerle 说。“如果八家不同的公司联合起来——四家特定 3D 芯片的用户和四家开发商——花三年时间在标准组织中争论芯片的封装、供电方式、信号引脚分配、数据速率等等，那么它就有可能实现。他们必须对其进行非常细致的检查。内存就是如此，其他应用也可能如此。”

工具和流程

如今，异构集成只有垂直整合的公司才会采用，这是有原因的。“这种设计非常复杂，”Kuemerle 说。当我们开展基于 chiplet 的项目或 3D 项目时，我们会创建一个完整的验证环境来支持该项目。如果您拥有所有相关的输入，那么您就可以确保实现目标，并确保它们之间拥有所需的功能。目前有一些工具可以帮助实现这一点，但目前还没有任何工具能够无缝地实现这一点。您必须构建自定义环境，以便并行进行这些开发项目。物理实现也是如此。我们仍在检查以确保芯片之间匹配良好，因为您必须通过底层芯片和中间层芯片将所有必要的数据传送到顶层芯片。我们还必须确保提供正确的连接。您可以使用工具来帮助实现这一点，但您还需要进行另一层次的自定义检查，以确保成功。

当所有部件都设计在一起时，流程便可构建。“多芯片集成需要系统级协同设计，”Rapidus Design Solutions 现场首席技术官 Rozalia Beica 表示。“这需要热模型、功率模型和互连模型。这些模型能够同时设计和集成芯片、封装和基板，确保精确的热管理和功率管理，以及芯片之间可靠的通信。”

这些芯片不需要标准流程。“我们拥有庞大的3D客户群，而且都是自制的，”NHanced的Patti说道。“他们使用标准工具，但这些考量都是手工完成的。他们会编写脚本，会临时提出修复冗余方案。他们会决定如何筛选零件，以便找到已知的良好裸片。所有这些都是使用EDA工具的手动操作，但它们也可能是2D工具。我们有很多基于机构知识的经验法则。EDA工具的立足点在于这些HPC综合体和加速器，因为它们都专注于UCIe接口。虽然存在标准化的意识，但客户群相当小。”

要实现开放的芯片经济市场，必须将这些环节分开。“当你拥有来自不同来源的多个芯片时，你必须进行系统级分析，”Synopsys 的 Chakraborty 表示。“这意味着你需要与这些芯片相关的分析模型。例如，它们可以是芯片热模型。同样，你需要用于 IR 和 EMIR 分析的功耗模型。然后，你就有了一大类应力和热机械应力，必须对其进行分析。你无法在芯片层面真正地分析它们。那么，当你混合搭配来自不同供应商的芯片和解决方案时，如何在系统层面做到这一点呢？安全性也很重要，尤其是在重复使用来自其他供应商的芯片和解决方案时。你如何确保芯片的安全性和完整性？所有这些都非常重要，必须以可靠的方式结合在一起。”

业界必须弄清楚芯片供应商必须提供什么，以及他们可以隐藏什么。“我们拥有能够定义每个凸块的电压降（IR drop）的模型，而不会泄露凸块下方的内容，”Bhatnagar 说道。“与任何 IP 一样，模型中总是存在泄露过多信息的问题。此外，模型也需要足够精确。最初，人们会在封闭的生态系统中工作，他们相信生态系统合作伙伴会做正确的事情，并根据模型的用途使用模型。随着这些模型的成熟，它们将足够详细，而不会泄露秘密。就像供需一样，模型生成和模型使用将同步进行。这就是为什么我认为它不会在三到五年内形成市场的原因。这并不是说人们缺乏开发裸片的知识。我们拥有完全集成的 3D-IC 工具，可以读取所有模型并进行分析。工具和模型定义已经存在，但信任需要时间才能获得。”

如今，没有人掌握所有必要文件或模型的完整清单。“我们目前正在整理工具和接口文件格式的清单，甚至还要留意将设计从一个合作伙伴移交给另一个合作伙伴时可能遇到的挑战，”Prautsch 说道。“关键在于接口挑战。我们必须从两个角度来看待问题。封装设计公司和芯片设计公司必须了解彼此的设计世界。”

慢慢地，一切都会融合在一起。“你不能说工具需要开发，或者标准需要开发。你需要两者共同发展，”Neerkundar 说。“你需要有标准和支持该标准的工具。然后，业界可以研究如何设计芯片、购买芯片，并独立于供应商 A、供应商 B 和供应商 C 进行组装，然后制造自己独特的芯片。我们还没有做到这一点。”

关注全球半导体产业动向与趋势

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第4036期内容，欢迎关注。

『半导体第一垂直媒体』

来源：半导体行业观察一点号