摘要：每一个芯片可以容纳不同的逻辑电路层数，叫做互连层数。层数越多，芯片占据的面积就越小，成本越低，但同时也要面对更多的技术问题。电路中导体连线数目不断地增多，导致工作时脉跟着变快，由金属连接线造成的电阻电容延迟现象 (RC delay)，影响到元件的操作速度。在先
01引言
每一个芯片可以容纳不同的逻辑电路层数，叫做互连层数。层数越多，芯片占据的面积就越小，成本越低，但同时也要面对更多的技术问题。电路中导体连线数目不断地增多，导致工作时脉跟着变快，由金属连接线造成的电阻电容延迟现象 (RC delay)，影响到元件的操作速度。在先进制程中 RC delay 逐渐成为电路信号传输速度受限的主要因素。130 nm节点至45 nm下，可以使用介电常数 (k) 为 2.7~3 的black diamond (SiCON) 薄膜材料。
图1 常见材料的k值
布线间的电容与绝缘膜的相对介电常数和布线的横截面积成正比，与布线间隔成反比。为了在推进加工技术微细化的同时又不至于影响到信号传输速度，45 nm或更高节点下必须导入更低 k 值的材料以减小线间电容，从而可以很好地减少电信号传播时由于电路本身的阻抗和容抗延迟所带来的信号衰减。通过在有机硅化合物玻璃中对低 k 材料进行紫外光热处理，可以得到 k 值为2.5的材料，其被定义为超低介电常数材料 (Ultra Low-k, ULK)。由于 ULK 的多孔结构和化学组成，其很容易在刻蚀过程中遭受刻蚀损伤，如何进行 ULK也是业界关注的重点！这也本次分享报告研究的重点。
图1 ULK材料的刻蚀流程
摘要：k值低于2.5的超低k (ULK) 介电材料在45 nm节点及以上已经得到了广泛的评价。大多数ULK 介电材料具有高度连通的孔隙结构，因此在等离子体加工中提出了新的挑战。传统的基于O2的等离子体抗蚀剂剥离工艺会导致ULK中-CH3基团的大量损失、表面致密化和孔隙塌陷，从而导致薄膜收缩、轮廓畸变和k值升高。孔隙结构也会引起表面粗糙度和微沟槽。本文对ULK损伤的物理研究结果进行了综述。
纳米集成电路制造工艺（第2版）张汝京等编著；Adv. Funct. Mater. 2021, 2102074；Low-k dielectric etch challenges at the 7 nm logic node and beyond: Continuous-wave versus quasiatomic layer plasma etching performance review. J. Vac. Sci. Technol. A 1 January 2019; 37 (1): 011001.来源：卡比獸papa