EUV光刻，有变！

摘要：EUV技术自从其提出以来，面临着多重挑战，包括高成本、复杂的光学系统以及需要在高精度下制造光罩等。然而，随着技术不断成熟，EUV逐渐突破了制程限制，尤其在10nm及以下的制程中展现出了其不可替代的优势。

EUV技术自从其提出以来，面临着多重挑战，包括高成本、复杂的光学系统以及需要在高精度下制造光罩等。然而，随着技术不断成熟，EUV逐渐突破了制程限制，尤其在10nm及以下的制程中展现出了其不可替代的优势。

近期，英特尔、imec、美光、三星等公司纷纷宣布与EUV相关的重要进展，进一步加速了EUV技术的商用应用及发展，这标志着EUV技术进入了新的阶段，有着显著的变革。

High NA EUV，厂商新进展

在2025年SPIE先进光刻 + 图案化技术大会上，不少顶尖的芯片厂商讨论了EUV光刻机尤其是最新一代的High NA EUV光刻机的一些应用进展。

英特尔，季产3万片

英特尔是第一家购买High NA EUV光刻机的芯片厂商，据悉，每台机器价值高达3.5亿欧元。不过英特尔采用这些新机器暂时用于研发用途。英特尔工程师Steve Carson在 SPIE 先进光刻+图案会议上透露，英特尔去年在其位于俄勒冈州希尔斯伯勒附近的D1开发工厂安装并开始使用两台ASML High-NA Twinscan EXE:5000 EUV 光刻工具，目前已使用这些系统在一个季度内处理了多达30,000片晶圆。

英特尔工厂的早期结果显示，高数值孔径机器仅用一次曝光和“个位数”的处理步骤就能完成早期机器需要三次曝光和大约 40 个处理步骤才能完成的工作。英特尔正在使用其 18A 制造技术来测试高 NA 工具，该技术计划于今年晚些时候与新一代 PC 芯片一起进行量产。

每季度处理 30,000 片晶圆远低于商用级系统所能达到的水平。然而，对于研发用途来说，这个数字是巨大的，表明英特尔对成为高 NA EUV 时代领先芯片制造商的决心有多大。英特尔计划在未来几年使用这些机器生产其 14A（1.4nm 级）芯片。

ASML 的 Twinscan EXE 高 NA EUV 光刻工具只需一次曝光即可实现低至 8nm 的分辨率，与单次曝光即可提供 13.5nm 分辨率的低 NA EUV 系统相比，这是一个显着的改进。虽然当前一代的低 NA EUV 工具仍可通过双重图案化实现 8nm 分辨率，但这会延长产品周期并影响产量。与低 NA EUV 系统相比，高 NA EUV 工具将曝光场减少了一半，这需要芯片开发人员更改其设计。考虑到高 NA EUV 光刻系统的成本和特性，所有芯片制造商对其采用都有不同的策略。

Imec，20nm间距电气测试高达良率90%

纳米电子和数字技术领域的世界领先研究和创新中心imec，在此次会上展示了在单次曝光High NA EUV光刻后图案化的20nm间距金属线结构上获得的首个电气测试 (e-test) 结果。imec的测试结果表明，使用金属氧化物 (MOR) 负性光刻胶进行单次High NA EUV图案化后获得的20nm间距的金属化线结构表现出90%以上的良率。

该性能指标是在两种不同的测试结构（即蛇形结构和叉形结构）上获得的，如下图所示，两种结构都表现出了良好的电气产量，表明随机缺陷数量较少。这些电气测试结果证实了High NA EUV 光刻扫描仪及其周围生态系统能够在如此小的尺寸下图案化线条/空间。

将图案转移到TiN硬掩模版后，从上向下拍摄的20nm间距蛇形线（左）和分叉线（右）的SEM照片

经过化学机械抛光（CMP）步骤后的金属化20nm间距线的TEM照片

“电子测试是High NA EUV验证的关键步骤，” imec先进图案化部门总监Philippe Leray补充道。这些电子测试结果也为我们指明了前进的方向。这些结果代表了对High NA EUV 光刻及其周边生态系统功能的初步验证，包括先进的抗蚀剂和底层、光掩模、计量技术、（变形）成像策略、光学邻近校正 (OPC) 以及集成图案化和蚀刻技术。

去年6月3日，imec和ASML宣布在荷兰费尔德霍芬开设High NA EUV光刻实验室，双方将共同运营该实验室。预计将于2025-2026年实现High NA EUV大批量生产。

High NA EUV光刻实验室（图源：imec）

Imec总裁兼首席执行官Luc Van den hove表示：“High NA EUV是光学光刻技术的下一个里程碑，有望在一次曝光中对间距为20纳米的金属线/空间进行图案化，并为下一代DRAM芯片提供支持。与现有的多重图案化0.33 NA EUV方案相比，这将提高产量、缩短周期时间，甚至减少二氧化碳排放量。因此，它将成为推动摩尔定律进入埃时代的关键推动因素。

美光DRAM终于用上EUV

今年2月25日，美光推出了采用全新1γ (1-gamma) 、第六代（10nm 级）DRAM节点制造的16Gb DDR5设备。该内存的额定数据传输率为 9200 MT/s，行业标准电压为 1.1V。与其前代产品（采用1β工艺制造的 16Gb DDR5 IC）相比，新器件的功耗降低了 20%，位密度提高了30%。

1γ 制造工艺是美光首次采用EUV技术的工艺，相比之下，头部的三家存储大厂中，三星和 SK 海力士都投资了EUV光刻机，并早早的享受了降低成本的好处。

三星在 EUV工艺方面占据优势，它是业内首批成功将EUV工艺应用于DRAM生产的公司之一，而且是在14nm工艺开始就用上了EUV。2020年，三星推出了业界首款EUV DRAM样品，这年初，三星位于韩国华城的专用于EUV技术的新半导体生产线开始量产。2021年，三星开始量产基于EUV技术的14纳米DRAM，通过应用5个EUV层，实现了自身最高的单位容量，同时，整体晶圆生产率提升了约20%。此外，与上一代DRAM工艺相比，14纳米工艺可帮助降低近20%的功耗。

SK海力士于2021年开始将EUV应用于其10纳米级第四代DRAM，使用了1层EUV，目前在其位于利川的M16工厂运行着10多台EUV机器。

此次，美光转向EUV也将改善其新节点的经济效益。根据tom’shardware的报道，美光并未透露新生产节点使用了多少个EUV层，但我们可以推测该公司将EUV用于关键层，否则这些层将需要使用多重图案化，这会延长生产周期并影响产量。美光确实表示1γ将EUV与多重图案化 DUV技术结合使用。此外，美光的 1γ DRAM工艺技术采用了下一代高K金属栅极技术和全新的后端 (BEOL) 电路。接下来，美光将使用其1γ制造技术来制造其他类型的内存产品，包括GDDR7、LPDDR5X（高达 9600 MT/s）和数据中心级产品，因此该节点将成为公司的主力。

目前，美光在日本的晶圆厂生产1γ DRAM，美光于2013年收购了日本DRAM巨头尔必达，在日本拥有4,000多名工程师和技术人员。美光在日本的多个工厂，包括位于广岛的晶圆厂，是其全系列尖DRAM 技术研发路线图和量产的核心。该公司的第一台EUV工具于2024年也是在日本安装。美光原计划于2024年开始在其1γ工艺中使用EUV技术。但由于PC市场低迷和公司削减开支，美光不得不将该计划推迟到2025年。为了为其工厂配备先进的工具，美光去年9月从日本政府获得了465亿日元（3.2亿美元）的补助。与此同时，美光表示，将在日本政府的密切支持下，在未来几年内在该技术上投资 5000 亿日元（36.18 亿美元）。

随着美光也用上EUV，三家存储厂商的竞争也愈发激烈起来。要知道，美光成功开发了没有 EUV 的 1b 节点，并成功生产了基于 1b 的 HBM。SK 海力士也成功迁移了EUV 并量产基于1b的HBM。虽然在EUV的应用上，三星是第一个吃螃蟹的人，但是在接下来的竞争，例如1a DRAM，就略显乏力了。三星无法比竞争对手更快地量产1a DRAM，SK 海力士在去年 1 月率先从英特尔获得了基于 1a DRAM 的服务器 DDR5 产品认证。

为此，三星试图通过更积极地引进High NA EUV机器来提高竞争力。与此同时，SK海力士也在着力购买High NA EUV机器，预计两家厂商的时间轴是差不多的，最早将于今年下半年收到。

三星，引入EUV薄膜

在去年于欧洲举办的一次技术研讨会上，台积电概述了其在EUV光刻技术方面的成功经验：通过增加EUV光刻机的数量、提高晶圆产量以及优化防护薄膜的使用，台积电实现了生产效率的显著提升。

薄膜（pellicle）在芯片制造中用于减少图案缺陷，薄膜位于光刻机内部，位于光罩或掩模（很像包含要印在晶圆上的图案蓝图的模板）正下方，其作用是捕捉微小颗粒，否则这些颗粒会粘附在光罩上并最终印在晶圆上，导致芯片故障。

EUV防护薄膜（图源：ASML）

作为全球第一大晶圆代工厂，台积电已经开发出自己的 EUV薄膜技术，以最大程度地提高生产效率。可能出于种种原因，三星并没有大量采用薄膜，可能是因为担心防护膜容易受到损坏，一旦发生损坏，必须停止价值数百万美元的 EUV 机器进行清洁，同时依赖该机器的整个生产也将停止。

不过据业内人士25日透露，三星晶圆代工厂已决定向日本三井化学公司采购价值数十亿韩元的EUV光罩薄膜。通过最终测试后，预计将应用于京畿道华城市的3纳米晶圆代工线“S3”进行量产。

三星3纳米制程的良率一直难以提升，其代工部门在去年第四季度亏损了约2万亿韩元。在这种背景下，为了提高生产效率，三星经过慎重考虑，最终选择了三井化学的EUV薄膜技术。值得注意的是，ASML曾是首家成功开发出可用于EUV光刻系统的商业薄膜供应商，2019年，ASML将相关许可授权给了三井化学，使其成为全球唯一的EUV薄膜商用供应商。

三井化学正投资于用于芯片光刻的纳米管薄膜技术。该公司计划在日本南部的岩国大竹工厂建设一座新厂，每年生产5,000片基于纳米管的薄膜。三井化学表示，这些纳米管薄膜在抵抗EUV光刻的严苛条件下，比目前的硅基薄膜更具优势。

尽管如此，三星也在自主研发EUV薄膜。2021年，三星宣布其已经开发出一种透过率为88%的防护薄膜。然而，研究人员指出，要支持EUV光刻的缺陷率和生产效率，防护薄膜的透射率需远高于90%（90%的透射率意味着进入薄膜的光中只有90%能到达掩模版）。此外，薄膜的寿命也是一个重要挑战。

目前，三星正在推动EUV薄膜的国产化，FST和S&S Tech等韩国公司正在积极开发EUV薄膜。而且，三星的“EUV协同任务组（TF）”部门目前正致力于开发下一代碳纳米管（CNT）薄膜，以期解决现有薄膜的限制。

这家公司要干掉光刻

瑞典公司AlixLabs AB（由隆德大学分拆出来）通过其创新技术原子层蚀刻 (ALE) 间距分割技术 (简写为APS)，成功在英特尔提供的测试硅片上蚀刻出与商用3nm半导体工艺相对应的结构。该公司在加利福尼亚州圣何塞的SPIE 先进光刻 + 图案化贸易展上分享了这一成果。

该公搜CEO Suyatin表示：“APS可以帮助行业减少对多重图案化解决方案的依赖，同时降低成本和环境影响。我们的技术能够在硅片上生产10nm以下级别的特征，并且在英特尔测试平台计划的帮助下，我们已经证明，只需蚀刻，就可以在量产硅片上生产 5nm 以下级别的特征。”

APS 的核心是能够使用极端形式的原子层蚀刻 (ALE) 以简单、经济且温和的方式将半导体晶圆上的纳米级特征分割成更小的结构。该工艺利用纳米级特征侧壁的独特属性，这些属性在蚀刻过程中充当地形掩模。通过利用 ALE，APS 可以在硅、电介质和其他材料（如磷化镓 (GaP)）上准确高效地创建极其精细的特征，其关键尺寸低于 10 纳米且间距紧密。并且能够在生产中直接实现5nm以下的特征，无需复杂的多重图案化步骤。该技术的后续版本（beta工具）将在2025年推出，预计将进一步推进这一技术的商业化，并扩展其在浸没式光刻技术中的应用。

APS在半导体制造中大有裨益，它提供了一种按照摩尔定律继续缩小芯片组件尺寸的方法，同时降低成本并提高产量。该工艺尤其有价值，因为它允许制造商实现更小、更密集的组件，而无需多个复杂的光刻步骤，这些步骤既昂贵又耗费资源。因此，APS工艺减少了半导体生产的资本投资、能源消耗和总体环境影响。

结语

随着技术的不断创新和产业需求的提升，EUV光刻技术正逐步克服其成本高昂、设备复杂等挑战，向着更高效、更精准、更低成本的方向发展。未来，EUV不仅将继续引领芯片制造向更小、更精密的尺寸迈进，还将为全球半导体产业的创新与竞争提供强大的技术支撑。

关注全球半导体产业动向与趋势

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第4059期内容，欢迎关注。