摘要：先进封装即高密度封装，通过缩短I/O间距与互联长度、提高I/O密度提升芯片性能，具备高内存带宽、能耗比与性能，芯片更薄，可实现多芯片、异质集成及高速互联。
60s速读：
1、先进封装即高密度封装，通过缩短I/O间距与互联长度、提高I/O密度提升芯片性能，具备高内存带宽、能耗比与性能，芯片更薄，可实现多芯片、异质集成及高速互联。
2、摩尔定律遇瓶颈，先进封装成为提升芯片性能关键路径，在算力时代，受AI及高性能计算需求推动，全球先进封装市场规模增长可期，预计2023-2029年CAGR约为37%。
3、先进封装材料市场以封装基板和包封材料为主。先进封装还需底部填充料、聚酰亚胺、光刻胶、抛光液和抛光垫、靶材、湿电子化学品等；传统与先进封装都需芯片粘接材料和电镀液。先进封装在手机、5G、AI、可穿戴设备、高端服务器和高性能计算等领域广泛应用，产品价值量和技术壁垒高于传统封装。
4、通过提高处理器集成度和解决“内存墙”“功耗墙”问题提升逻辑芯片算力。先进封装市场增速超传统封装，市场份额将持续上升。封装技术向小型化、高集成度发展，先进封装在传统封装功能基础上，还能提升芯片性能，包括实现小型化、多功能化，降低功耗等。
先进封装，即高密度封装，通过缩短I/O间距与互联长度、提高I/O密度，有效提升芯片性能。与传统封装相比，它具备更高内存带宽、能耗比与性能，芯片厚度更薄，还能实现多芯片、异质集成及芯片间高速互联。以英伟达为例，2020年起采用台积电CoWoS技术封装A100GPU系列产品，相较于上一代V100，在BERT模型训练时性能提升6倍，BERT推断时性能提升7倍。
在技术路线实现方面，Bump、RDL、TSV、HybridBonding是先进封装的关键技术。当前主流的先进封装技术有WLP、2.5D、3D。
围绕先进封装行业主题，我们将对其行业现状与发展展开具体梳理。先进封装行业当前市场状况如何？核心技术包含哪些？产业链上下游情况怎样？相关环节的国产替代呈现出何种具体态势？相关公司又有哪些布局？站在未来发展视角，先进封装的发展趋势又将走向何方？接下来，我们将围绕这些问题为大家逐一剖析。
一、行业概况
芯片封装测试在半导体产业发展中重要性渐升
芯片封装和测试是芯片制造的关键环节。芯片封装采用特定材料与工艺，对芯片进行安放、固定及密封，既能保护芯片性能，又能将芯片接点连接到封装外壳，实现芯片内部功能的对外延伸。芯片封装完成后，芯片测试确保封装芯片符合性能要求。一般而言，集成电路封装具备电气特性保持、芯片保护、应力缓和以及尺寸调整配合这四大功能。
半导体产业的垂直分工催生了专业委外封装测试企业（OSAT）。半导体企业经营模式主要有IDM（垂直整合制造）和垂直分工两种。IDM模式企业能在内部完成芯片设计、制造、封测全流程，具有产业链整合优势。垂直分工模式下，芯片设计、制造、封测分别由芯片设计企业（Fabless）、晶圆代工厂（Foundry）、封测厂（OSAT）承担，形成产业链协同效应。
随着半导体制造对功能、性能及集成度需求的提升，封测行业不断迭代新型封装技术。全球集成电路封装技术至今已历经五个发展阶段。当下，全球封装行业主流技术处于以CSP、BGA为主的第三阶段，并朝着以系统级封装(SiP）、倒装焊封装（FC）、芯片上制作凸点（Bumping）为代表的第四、五阶段封装技术迈进。
半导体封装属于集成电路后道工艺，封装工艺持续优化
封装属于集成电路产业链后道工序，发挥着安防、固定、密封、保护芯片，保障电路性能以及热保护等作用。封装测试环节在集成电路产业链后道，主要是将制备合格的芯片、元件等装配到载体上，运用合适的连接技术形成电气连接，构成有效组件。
常规封装主要是以引线框架承载芯片的封装形式，具备芯片机械支撑与环境保护、接通电源、引出信号线和接地线、提供芯片热通路这四大功能。先进封装引脚以面阵列引出，承载芯片多采用高性能多层基板，在原有四大功能基础上，还承担着提高芯片规模、扩展芯片功能以及增强可靠性的重任。
电子封装技术涵盖四个等级，集成电路的封装主要涉及其中的一级封装和二级封装，也就是芯片级封装和外联PCB板。
零级封装（切割晶圆）：从晶圆片切割获取芯片。
一级封装（芯片级封装）：将芯片固定在封装基板或引线框架上，连接芯片焊盘与封装基板或引线框架内的引脚，并对芯片和互连部位进行保护性包封。
二级封装（外联PCB板）：把一级封装和其他电子元件安装在PCB（硬质线路板）上，制成电子系统的插卡、插板或主板。
三级封装：将附带芯片和模块的电路板安装到系统板，组装成完整的电子产品。
半导体封装由三要素决定：封装体的内部结构（一级封装）、外部结构和贴装方法（二级封装），目前最常用的类型是“凸点-球栅阵列（BGA）-表面贴装工艺”。半导体封装包含半导体芯片、安装芯片的载体（封装PCB、引线框架等）以及封装所需的塑封料。
直至上世纪80年代，普遍采用的内部连接方式是引线框架（WB），即通过金线连接芯片焊盘与载体焊盘。但随着封装尺寸缩小，封装内金属线占比增加，为解决该问题，凸点（Bump）工艺应运而生。外部连接方式也从引线框架转变为锡球，因为引线框架和内部导线存在相同弊端。过去采用“导线-引线框架-PCB通孔插装”，如今最常用“凸点-球栅阵列（BGA）-表面贴装工艺”。
封装工艺进步以提升封装效率为主线。通孔插装时期，封装体引脚数＜64，封装密度≤10引脚/cm²；表面贴装时期，引脚变为引线，引线数量3-300根，封装密度变为≤10-50引脚/cm²；球栅阵列时期，以焊球替代引线，缩短芯片与系统距离，安装密度达40-60引脚/cm²。目前，全球集成电路封装技术以面积阵列技术为主，即BGA、CSP等。随着WLP、TSV和SiP等技术的规模化推广，封装体的封装效率有望进一步提高。
传统封装的技术迭代使封装体尺寸更小、引脚间距更近，切实提升了封装体与PCB的互联性能（二级封装）；进入先进封装时期，必须满足提升I/O数的客观需求。近几十年来，I/O增速仅为晶体管密度增速的一半，I/O已成为先进芯片性能的关键。
随着处理器和高性能芯片计算能力不断提升，对数据传输能力要求更高，需要更多I/O引脚以支持更高的数据带宽。从技术迭代来看，BGA、CSP等技术可在相对更小的封装面积内容纳更多引脚；如Fan-Out晶圆级封装通过重布线提升I/O的数量和密度；应用TSV和凸点等技术的2.5D/3D封装通过堆叠方式进一步提升I/O密度和数量。
WLP、2.5D、3D是当前主流的几种先进封装
晶圆级封装：WLP是在晶圆前道工序完成后，直接对晶圆进行封装，随后切割分离成单一芯片。WLP封装后的芯片尺寸与裸芯片近乎一致，契合消费类电子产品轻、小、短、薄的市场趋势，且具备低成本、散热好等优点。WLP分为Fan-in（扇入式）和Fan-Out（扇出式）两种类型。FIWLP（Fan-inWLP）尺寸与芯片自身尺寸相同，不足之处是I/O数量通常较少。FOWLP（Fan-OutWLP）可在芯片面积范围外充分利用RDL进行连接，相比同面积的FIWLP，FOWLP拥有更多引脚数。
2.5D封装：2.5D封装有两种类型。一种是借助中介层实现芯片和基板的连接，先在中介层上层封装芯片，再将中介层封装在封装基板上，中介层是一块带有TSV和RDL布线的晶圆，典型代表是台积电的CoWoS。另一种是通过“桥”在相邻芯片间建立连接，首先采用具有高I/O密度的硅块作为“桥梁”，然后将“桥”嵌入封装基板的空腔内，典型代表是英特尔的EMIB封装。
3D封装：3D封装指通过TSV技术，实现多个芯片垂直堆叠并互连。在3D封装中，芯片彼此靠近，延迟更少，而且互连长度缩短，能减少相关寄生效应，使器件可在更高频率下运行，进而转化为性能提升，并更大程度降低成本。HBM中的内存堆叠、HMC、3DNANDStack、3DFabric、FoverosDirect等都属于3D封装。
二、市场现状
摩尔定律遇瓶颈，先进封装成必然趋势
在过去五十多年里，摩尔定律引领着全球半导体行业发展。1965年，时任仙童半导体研发总监的戈登・摩尔提出，半导体芯片上集成的晶体管和电阻数量每年会增加一倍。1975年，英特尔高管大卫・豪斯，也是摩尔当时的同事，将该定律完善为：在功耗不变的情况下，集成电路单位面积内晶体数量每18个月翻倍。
在这之后的五十多年间，半导体芯片上集成的晶体管数量基本遵循摩尔定律增长。产业界主要借助工艺制程创新，将越来越多晶体管集成到更小芯片上，1970年半导体加工制程约10μm，到2022年台积电3nm制程已实现量产。
然而，摩尔定律如今面临放缓与瓶颈。自2008年45nm节点起，台积电仅能做到每3年让AMD的CPU内核晶体管密度翻倍，能效更是每3.6年才能翻倍。摩尔定律主要面临以下难题：芯片内单个晶体管尺寸已逼近原子极限，硅芯片即将达到物理极限（原子直径约0.1nm，1nm晶体管沟道长度不足10个硅原子）；当栅极（Gate）宽度小于5nm时，会产生隧道效应，导致电子自行穿越通道，造成“0”“1”逻辑错误；随着晶体管集成度提升，单位面积功耗增加，过高温度影响晶体管性能；5nm制程芯片设计成本超5亿美元，制造成本更高。
先进封装成为超越摩尔定律、提升芯片性能的关键所在。随着硅芯片接近物理极限，靠缩小晶体管提升芯片性能的成本愈发高昂，以芯粒异质集成为核心的先进封装技术，成为集成电路发展的关键路径与突破口。
相较于传统封装，先进封装具备小型化、轻薄化、高密度、低功耗以及功能融合等优势，不仅能提升性能、拓展功能、优化形态，还可降低成本。目前，采用台积电CoWoS封装形式的英伟达GPU芯片，是最具代表性且已实现大规模量产的先进封装产品。
算力时代，先进封装有望加速发展
生成式AI的热潮持续推动全球AI服务器出货量增长。各大云端服务商纷纷布局大型语言模型（LLM）和生成式AI应用，像OpenAI的ChatGPT、Google推出的Gemini、Amazon正在训练的新LLM，以及国内各大厂商的大模型。LLM和生成式AI应用的蓬勃发展，带动了全球AI服务器的需求。
MIC预测，2024年全球AI服务器出货量为194.2万台，并将持续增长至2027年的320.6万台，2022-2027年间年复合增长率（CAGR）达24.7%，其中包括价格昂贵、采用高端GPU的AI训练服务器，以及采用中低端GPU、FPGA、ASIC的AI推理服务器。
在算力时代，先进封装有望迎来加速发展契机。先进封装能够突破带宽瓶颈，提升芯片性能。存储器的“存储墙”制约了计算芯片性能发挥，GDDR5带宽极限为32GB/s。而由逻辑芯片和多层DRAM堆叠构成的HBM技术可突破带宽瓶颈，HBM1和HBM2带宽分别为128GB/s和256GB/s，HBM3更是可突破1.075TB/s。
通过先进封装，例如台积电CoWoS技术，将HBM与处理器集成，能显著提升芯片性能。英伟达自2020年起采用台积电CoWoS技术封装其A100GPU系列产品。随着AI及HPC等高算力芯片对先进封装技术需求日益增长，先进封装行业有望实现加速发展。
全球先进封装市场规模增长可期
据Yole预估，2023-2029年全球先进封装市场规模将从43亿美元增长至280亿美元，此期间的CAGR约为37%。从2023年先进封装终端市场规模占比来看，“电信和基础设施”市场规模占比超67%，位居首位。从2023-2029年先进封装终端市场规模复合增速来看，“移动和消费者”市场规模复合增速达50%，增长最为迅速。
根据Yole数据，3D堆栈内存（HBM、3DS、3DNand和CBADRAM）是先进封装最重要的贡献部分，预计到2029年将占据超70%的市场份额。其中，CBADRAM、3DSoC、有源Si中介层、3DNand堆栈和嵌入式Si桥是增长最快的平台。
三、核心技术
核心技术一：Bumping——先进封装的基石
凸点（即Bumping工艺），是在芯片表面定向生长、与芯片直接或间接相连的导电凸起物。先进封装时，有源面有凸点电极的芯片向下放置，直接和封装基板/基板布线层键合。凸点替代传统封装的引线，发挥电互连、热传递与机械支撑作用。其技术源于20世纪60年代IBM开发的“可控坍塌芯片连接技术”，至今仍是面积阵列封装的关键，在球栅阵列封装（BGA）、芯片尺度封装（CSP）和倒装芯片封装（FCP）等中高端芯片封装领域广泛应用。
电镀法是常用且工艺成熟的凸点制作方式。凸点制作方法主要有两类：一是像植球法，借助专用设备将预成型精密焊球置于基板特定位置形成凸点；二是以电镀法为代表，直接制备凸点阵列。电镀工艺一致性好，能与IC、微机电系统工艺兼容，可批量生产不同规格芯片、不同材料的凸点。不过，电镀法需控制电镀液成分含量来改变焊料合金成分，工序也较复杂，要在凸点存在时进行种子层刻蚀。
按材料划分，凸点分为以单质金属凸点为代表的铜柱凸点、金凸点、镍凸点、铟凸点等，以及以锡基为代表的焊料凸点、聚合物凸点等。金凸点和铜柱凸点通过电镀或钉头凸点方式制备，具有电导率高、抗电迁移特性佳的优势，适用于小节距的高端芯片场景。焊料凸点多以锡基焊料为主，通常是二元或三元及以上多元合金。封装时，焊料凸点需再熔化后回流焊接到基板，易产生形变。
随着芯片尺寸缩小、SoC及多芯片集成技术发展，I/O互联数量增加，凸点尺寸将进一步减小。目前无铅焊料微凸点制备技术相对成熟，但当凸点尺寸和节距小于一定值，无铅焊料会出现界面反应、热疲劳可靠性、跌落冲击可靠性等问题。所以，焊料凸点适用于节距较大（100um）的场景，铜柱凸点则是高密度、窄节距封装的主流选择。
凸点间距持续减小，凸点密度增大促使带宽和功耗双提升。随着电子器件朝着更轻薄、微型和高性能发展，凸点间距向20μm推进，行业巨头已实现小于10μm的凸点间距。凸点间距为20μm时，内部互联采用TCB技术；小于10μm时，混合键合（HybridBonding）技术可实现更小凸点间距与更高凸点密度。10µm凸点间距提供的I/O数约是200µm凸点间距的400倍。
核心技术二：RDL——重定义二维集成
RDL技术通过重布线，增强二维平面设计灵活性。该技术主要用于晶圆级封装中的扇出型（Fan-out）封装，利用聚合物（PI或PBO）进行重布线，连接芯片焊区与凸点。因其可对芯片触点重新布局和导电，能将芯片管脚引出到外部更宽松区域，降低了封装难度，增加了I/O引脚数量。加入有源/无源器件后，便成为系统级封装。WLCSP无需封装基板倒装，可直接实现芯片粘结，更牢固，工艺更简单，甚至无需底部填充，灵活性更高，能满足便携、高速的应用需求。
RDL工艺流程主要包括：先涂覆一层聚合物薄膜作为钝化层，起到应力缓冲作用，现在开始采用PSPI（光敏性聚酰亚胺）薄膜，兼具钝化保护及光刻胶功能；接着以曝光显影方式定义新的导线涂层，再用电镀技术制作新的金属线路及凸点，实现引脚重分布。
重布线层在二维平面的延伸和互联中起关键作用，广泛应用于扇入型WLP（Fan-in）、扇出型WLP（fan-out），甚至2.5D/3D封装。RDL工艺难点在于堆叠层数、线距线宽以及对良率的控制，目前台积电、Intel在5层RDL量产方面处于领先。国内长电科技（5层以上）、通富微电（5层，65*65mm超大尺寸）、华天科技、盛合晶微（4层以上，成品尺寸达1600mm²）等已具备RDL量产能力。
晶圆级封装基于RDL技术，应用于轻量化消费市场。晶圆级封装是在晶圆/重构晶圆上完成大部分或全部封装测试后，再将晶圆切割成单颗芯片的封装技术。与传统封装技术相比，它无需引线框架、基板等介质，能显著减小封装尺寸和重量，主要应用于轻量化消费电子产品，如智能手机、平板电脑和可穿戴设备等。
晶圆级封装分为fan-in（扇入型）和fanout（扇出型）两类，主要区别在于RDL（重新布线层）的分布方式。fan-in封装中，RDL通常用金属线（WireBonds）将芯片连接引脚（Pads）连接到封装基板内部。先在晶圆上封装，完成后切割，布线在芯片尺寸内完成，封装大小与芯片尺寸一致。这种布线方式限制了引脚数量和连接密度，适用于单个芯片封装。
而fan-out封装中，RDL在封装基板外部形成扩展式布线结构，使连接引脚可在基板上自由布置并连接多个芯片或其他器件。先将切割后的芯片布置到人工载板上，再进行晶圆级封装，最后再次切割，布线可在芯片内或芯片外，能提供更多I/O端子，扩大封装面积。这种布线方式可实现更高连接密度和更多功能集成，适用于多个芯片封装。
Fan-out工艺分为面朝上的先芯片处理、面朝下的先芯片处理和面朝下的后芯片处理。Chip-first工艺先塑封芯片，根据芯片线路面朝上或朝下分为两类。面朝上的先芯片处理是将芯片面朝上排列固定在临时载板上，塑封、CMP减薄露铜，再做RDL重布线，布线完成后在RDL层植球，最后解键合。面朝下的先芯片处理则是将芯片面朝下固定在临时载板后，塑封完成即解键合，再完成RDL和植球。
英飞凌最早报道的eWLB采用此工艺。面朝下工艺在移除载板后做RDL可能出现翘曲问题，面朝上工艺解决了翘曲问题，封装厚度更薄，散热更好，但多了预制铜柱、CMP减薄步骤，成本较高，周期较长。Chip-last是先在硅承载片上制作RDL层和凸点，再将芯片倒装键合到晶圆上，塑封后，移除硅承载片，切割分离成单个芯片。该方法RDL精度更高、产出率更高，因有硅承载片支撑，也改善了翘曲问题，是制备高精度RDL中介层的首选方案。
板级封装是下一代晶圆级封装的诱人趋势。板级封装是在面板尺寸而非硅晶圆尺寸上实现扇出布线的先进封装工艺，载板尺寸从8/12寸wafercarrier变为515510mm或600600mm甚至更大的方形面板，封装效率更高。根据产业数据调研，当板级封装良率达到90%时，总扇出封装成本可能降低50%。
三星是最早开展板级封装的公司，其第一代Exynos9110率先在GalaxyWatch上应用。2023年，基于FOPLP技术的SOC芯片首次应用于GooglePixel7手机。目前，三星正集中开发2.5D方案。FOPLP已进入量产线，但因其封装尺寸增大，对产线和设备要求提高，成本优势仍取决于产线良率及稼动率。国内华天科技、奕成科技、中科四合等公司已开始布局。
核心技术三：TSV技术——三维堆叠的利刃
空间革新的技术核心是TSV硅通孔技术。TSV本质是晶圆上的制程，通过在硅中介层或芯片中插入垂直的金属填充孔，能短距离连接上下层芯片，大幅缩短互连线长度，减少信号传输延迟和损失，是2.5D/3D的核心技术。TSV尺寸多为10μm×100μm和30μm×200μm，开口率在0.1%-1%。TSV技术主要有Via-first、Via-middle、Vialast三种方案。
Via-first在前段制程（FEOL）前制作TSV孔，再进行电路器件和金属互联，实现coretocore的连接，该方案目前在微处理器等高性能器件领域应用较多，主要作为系统级芯片SOC的替代方案；Via-middle在有源器件之后、金属互联（BEOL）之前制造通孔，硅通孔技术常用Viamiddle；Via-last在BEOL之后穿孔，不改变现有集成电路流程和设计，具有种子层沉积成本低、电镀时间短、产能高的特点。
目前，部分厂商已开始在高端的Flash和DRAM领域采用Via-last方案，即在芯片周边打孔，然后进行芯片或晶圆堆叠。我国头部封测厂已开始布局2.5D/3D技术。
TSV核心工艺包括刻蚀、铜电镀与临时键合/解键合。完整的TSV工艺涵盖TSV孔制作、正面制程、背面制程。其中，TSV孔制造工艺主要有：光刻定义开孔；深孔刻蚀；沉积介质保护层/扩散阻挡层/种子层；电镀铜；化学机械抛光使表面平坦化并去除多余种金层；磨削露铜。从成本看，铜电镀和临时键合/解键合在TSV工艺中占比最大，均达17%。
高深宽比刻蚀一般采用Bosch刻蚀，刻蚀、沉积交替进行，刻蚀速率可达50μm/min，深宽比达1:80，精度为亚微米级，北方华创12英寸深硅刻蚀机PSEV300已量产销售。介质保护层SiO2沉积一般用PECVD，北方华创采用PEALD方案。阻挡层（Ti/TiN或者Ta/TaN等）和种子层（Cu等）采用PVD方案。铜电镀采用ECP电化学电镀设备，北方华创、盛美上海等已实现出货。为使TSV填充均匀，电镀液中需用添加剂调节孔底部、孔侧壁、表面的电镀沉积速率，安集科技、上海新阳、艾森股份已具备批量出货能力。
TSV主要应用于存储3D封装、2.5D中介层封装、CIS传感器3DWLCSP封装三大领域。TSV主要有三大应用方向：一是用于存储类产品的3DIC封装，可增加存储容量、降低功耗、提高带宽，典型应用如HBM堆叠，深宽比可达20:1；二是应用于CIS等传感器领域的3DWLCSP封装，该工艺主要采用vialast，TSV深宽比较小（1:1-3:1），这也是TSV目前应用最成熟的领域；三是2.5D中介层封装，主要采用viamiddle工艺，主流深宽比达10:1，厚度为100μm。
以3D堆叠中的CoWoS-S为例，主要工艺特点为：通过微凸点将多颗芯片键合至无源转接板上，形成芯片至晶圆；减薄晶圆背面露出TSV；制备可控塌陷芯片连接C4凸点；切割晶圆并倒装焊至封装基板上。
下一代封装技术：混合键合掀起浪潮
混合键合是实现高密度堆叠的核心路径。随着高性能运算对多颗芯片垂直互联要求提高，传统微凸点技术面临焊料电迁移、热迁移、桥连短路等可靠性问题加剧的情况，无法满足堆叠尺寸极小、I/O密度要求极高的堆叠需求，混合键合（或称Cu-Cu直接键合）工艺由此诞生。
混合键合的原理是，将铜/SiO2表面打磨得极其光滑，稍加压力或高温，在范德华力作用下即可实现永久键合。由于Cu-Cu、SiO2-SiO2、Cu-SiO2界面都能同时键合，所以称为混合键合。该技术关键在于低粗糙度的磨平方法、高精度的对准方法、晶圆翘曲的控制方法以及铜焊盘凹陷的控制方法等。为增强表面结合力，需增加等离子活化等工序，再通过高精度倒装热压，实现多界面间的混合键合。混合键合的核心要素有三个：高洁净度（nm级控制）、高平整度及粘合强度，因此需要先进的前端设备和更昂贵的洁净室。
混合键合分为WafertoWafer及DietoWafer两类。前者主要用于3DNAND、CIS等Wafer间堆叠，对准精度要求极高，偏移量在小百nm以内，典型代表如长存3DNANDX-stacking架构，EVG单台设备价值量约为500-800万欧元/台。DietoWafer主要用于3DDRAM、SOIC、异构集成等，对准精度要求相同，但对机台速率及清洁度要求更高。目前，混合键合精度极限可达0.05μm以下，海外头部公司Besi设备可实现10μm以下的连接点间距、0.5-0.1μm的对准精度，以及1w-100w连接点/mm²的连接密度。单台设备价值量也大幅提升，以Besi为例，同系列倒装用固晶机单价约50万美元/台，而混合键合设备单价提升至150-250万美元。
受先进封装拉动，混合键合有望在2024年迅速起量。最初，混合键合的重要驱动因素是缩小SRAM与逻辑芯片间的间隙，将SRAM置于逻辑芯片之上。例如，台积电SoIC是目前唯一实现D2W混合键合商业化的技术，并应用于AMD3DV-Cache（AMDMI3000），它将SRAM堆叠在处理器上，连接密度相比2D工艺提高了200倍，互联密度相对单纯使用微凸点工艺提高了15倍，芯片互联能效比微凸点工艺提高了3倍。
目前，混合键合设备处于产品导入期，在图像传感器、逻辑芯片和存储器领域初步实现产业化。三星将在X-Cube、Saint平台采用混合键合，分别用于内存-内存、逻辑芯片-存储芯片/逻辑芯片的堆叠，英特尔则将其应用于Foveros，有望在2024年率先实现逻辑芯片与互连器之间的混合键合技术。此外，海力士也可能率先将混合键合应用于其HBM4芯片。根据Besi预测，中性假设下，2025年对混合键合系统需求将超过200台。
四、产业链分析
先进封装技术的发展依赖于封装材料的支撑。先进封装材料处于产业链核心上游，像兴森科技、崇达技术、深南电路等厂商从事封装基板生产；华海诚科、凯华材料等负责包封材料制造；联瑞新材等则生产芯片粘结材料等其他材料。下游主要客户为长电科技、通富微电、华天科技等封测厂商。
上游：先进封装材料
先进封装材料市场以封装基板和包封材料为主。半导体封装材料细分有封装基板、引线框架、键合丝、包封材料、陶瓷封装材料、芯片粘结材料及其他封装材料。据SEMI统计，传统封装材料市场中，封装基板占比最高达40%，引线框架和键合线次之，均占15%，包封材料、陶瓷封装材料、芯片粘接材料和其他材料占比分别为13.0%、11.0%、4.0%、2.0%。先进封装一般不采用引线框架和引线键合方式，对引线框架和键合丝需求小，主要依赖封装基板和包封材料。
除封装基板和包封材料外，先进封装过程还有一些区别于传统封装所需的材料：
底部填充料（Underfill）：FC封装的关键材料，用于芯片与基板连接，能分散芯片表面承载应力，缓解芯片、焊料和基板三者热膨胀系数不匹配产生的内应力，保护焊球，提升芯片抗跌落与热循环可靠性。该材料以环氧树脂为主，添加球型硅微粉、固化剂等填充，对产品配方及工艺要求极高，需具备良好流动性、高可靠性、低热膨胀系数。
聚酰亚胺：在WLP封装中，RDL和晶圆表面钝化层中的介质常需光敏绝缘材料制造。传统聚酰亚胺（PI）需配合光刻胶使用，而PSPI（光敏聚酰亚胺）工艺流程大幅简化，成为主流应用。
光刻胶：应用场景与PSPI类似，主要用于光刻工艺。除RDL外，在封装基板、中介转接板（Interposer）、TSV、Bumping中也有应用。与晶圆制造用光刻胶不同，封装用光刻胶一般为分辨率仅要求微米级的厚胶，采用紫外光光源，如436nm的g线与365nm的i线。
抛光液和抛光垫：在先进封装工艺流程里，化学机械抛光（CMP）是TSV工艺关键环节，主要用到抛光液和抛光垫。TSV工艺中的抛光液主要分正面铜/阻挡层抛光液和晶圆背面抛光液两类。
靶材：在先进封装工艺流程中，靶材用于Bumping工艺的凸点下金属层（UBM）及TSV工艺电镀种子层的溅射。因无法直接在绝缘体或硅材料上电镀，需先溅射种子层，一般种子层和电镀材料均为铜。由于铜与二氧化硅绝缘层粘附性差，通常先沉积钛及钛合金或钽及钽合金等扩散阻挡层材料。
湿电子化学品：先进封装工艺主要用光刻胶剥离液清洗晶圆，剥离光刻胶。在TSV、Bumping等工艺流程中，对显影液、蚀刻液、清洗液等湿电子化学品需求量也较大。
除封装基板和包封材料外，传统封装和先进封装过程中都需用到的材料有：
芯片粘接材料（DieAttach）：用于粘接芯片与基板。在先进封装工艺的芯片堆叠、多芯片粘接和FC芯片粘接等环节常用。芯片堆叠工艺中导电胶使用较多，芯片厚度在20μm以下时，一般用DAF膜（DieAttachFilm）粘接。DAF膜按解胶方式分为Non-UV膜（蓝膜）和UV膜。
电镀液：电镀是传统封装主流金属化工艺之一。在先进封装工艺中，电镀用于Bumping、RDL和TSV工艺。TSV工艺有电镀和CVD两种填充方式，因先进封装孔径一般在5μm以上，适合大直径孔径的电镀成为主流TSV填充工艺。TSV工艺电镀材料主要是铜，Bumping过程电镀材料主要是铜和锡银。
下游：应用领域广泛
在国际半导体龙头厂商推动下，目前主流先进封装技术从2D逐步向2.5D和3D发展，系统功能密度得以提升。先进封装在手机、5G、AI、可穿戴设备、高端服务器和高性能计算等领域广泛应用，产品价值量和技术壁垒高于传统封装。
五、国产替代
ABF载板：供需紧张，头部发力
ABF载板市场长期供不应求，且集中度颇高。华经产业研究院统计显示，2019年全球ABF载板平均月产能1.67亿颗，存在1800万颗的供给缺口。预计到2023年月产能达3.31亿颗，2019-2023年平均月产能复合增长率（CAGR）为18.65%，虽高于平均月需求量增速，但仍短缺1400万颗。
全球ABF载板供应市场基本被中国台湾、日本、韩国厂商垄断。据Prismark估算，2022年兴森科技、深南电路、珠海越亚和安捷利美维这四大中国大陆基板厂商市占率仅6%左右。中国大陆厂商主要聚焦BT载板，在ABF载板这类高端产品领域，国产化率极低。
ABF载板供不应求主要有四点原因：
原材料垄断且扩产滞后：ABF载板的关键上游原材料ABF树脂，目前主要由日本味之素垄断，短期内垄断格局难改。天和防务公司公告显示，预计味之素2021-2025年ABF树脂出货量复合增速约16.08%，低于ABF载板需求量增速16.86%。
技术壁垒极高：华经产业研究院数据表明，ABF载板层数在14-20层，面积70mmx70mm，最小线宽/线距在6-7微米范围，预计2025年将进入5微米竞争阶段，技术门槛远超HDI、普通PCB及普通封装基板。
前期投入大且回本周期长：载板核心生产设备多由日本和韩国厂商提供，价格昂贵，交付周期长达1.5-2年。胜宏科技公告指出，每1万平方米/月产能的载板产线，前期资本投入超10亿。
客户认证周期长且更换难：IC载板直接连接芯片，对产品稳定性至关重要，认证需构建符合客户要求的高效运营体系，周期漫长，下游客户一旦认证通过，不会轻易更换供应商。
面对ABF载板供不应求的状况，国内外头部厂商纷纷积极扩产，大陆厂商加速国产替代进程。海外龙头厂商如揖斐电、三星电机等投入大量资金扩大ABF载板产能。国内方面，兴森科技2022年2月公告投资60亿元建设广州FC-BGA封装基板生产基地，月产能2000万颗，公司预计一期2023年第四季度开始试产，2025年达产，二期2027年达产；6月公告投资12亿元建立珠海基地，月产能200万颗，目前处于客户认证阶段，部分大客户技术评级、体系认证已通过，待产品认证结束后进入小批量生产。
深南电路2021年6月公告投资60亿元建设广州封装基板生产基地，目标产能2亿颗FC-BGA、300万片RF/FC-CSP等有机封装基板，项目分两期建设，一期已于2023年10月下旬试产；2021年8月公告投资20亿用于高阶倒装芯片用IC载板产品制造项目，二期于2022年9月下旬连线投产并进入产能爬坡阶段，目前产能利用率达四成。
珠海越亚投资35亿元在珠海富山工业园建设三厂，扩建高端射频及FC-BGA封装载板生产制造项目，目标产能ViaPost铜柱法载板每月12万片，嵌埋封装载板每月2万片，FC-BGA封装载板每月6万片。此外，礼鼎、科睿斯、华进等国内企业也纷纷布局ABF载板领域。国内厂商在ABF载板产能建设上的积极资本投入，有望加速国产替代。
同时，国内厂商积极布局ABF载板核心原材料领域，有望打破味之素的垄断局面，实现国产替代。除了ABF载板业务，华正新材2022年7月20日发布公告设立合资公司，布局适用于Chiplet、FC-BGA等先进封装工艺的CBF积层绝缘膜，截至2023年上半年，已形成系列产品，并在重要终端客户及下游客户中开展验证。
2023年6月26日，宏昌电子发布公告，全资子公司珠海宏昌与净化科技合作开发应用于FC-BGA及FC-CSP先进封装载板的增层膜新材料产品。天和防务预计自主研发的类ABF膜产品——“秦膜”将于2023年下半年完成大客户的验证工作，有望打破味之素在ABF膜产品上的垄断，实现国产替代。
环氧塑封料：外资主导高端，国产替代可期
在环氧塑封料领域，外资厂商主导高端市场，国产替代潜力巨大。依据华海诚科招股说明书，目前国产环氧塑封料（含台资厂商）市场占比约30%。智研咨询统计显示，目前国内环氧塑封料生产企业（含台资厂商）年产能超14万吨，约占全球产能的35%，已成为全球最大的环氧塑封材料及封装填料生产基地。
然而，高端环氧塑封料产品基本被日本品牌如住友、蔼司蒂、京瓷等垄断。国产产品批量供货集中于中低端封装材料，先进封装产品成熟度较低，随着先进封装需求持续增长，国产替代空间广阔。
国内环氧塑封料市场集中度高，呈现头部效应。环氧塑封料对半导体器件性能影响显著，关乎终端产品品质，是半导体产业的重要支撑材料。鉴于其关键作用，芯片设计公司倾向选择供应历史久、市场口碑好、产品经市场验证的供应商。因此，该领域进入门槛高，国内市场竞争格局集中，呈现头部化特征。内资厂商市场份额主要由华海诚科、衡所华威、长春塑封料、北京科化、长兴电子占据。
上述内资厂商中，除华海诚科外均为非上市公司。目前华海诚科在环氧塑封料领域处于第一梯队，产品布局完善，技术储备覆盖传统封装与先进封装两大领域，与长电科技、华天科技、通富微电等国内主流封装厂商建立了长期良好合作关系。
其他材料：外资主导，国内布局积极
在其他封装材料方面，先进封装工艺用的底部填充料和聚酰亚胺国产化率近乎为零，日本、美国、欧洲等海外厂商处于垄断地位。光刻胶、抛光液和抛光垫、靶材等先进封装材料，以及芯片粘接材料、电镀液等封装材料，海外厂商占据主导，国内部分厂商仍在积极布局，国产替代空间广阔。
六、相关公司
1、长电科技：全球封测领军，先进封装全面布局
长电科技创立于1972年，2015年成功并购星科金朋，现已跃居全球第三大OSAT厂商。公司在中、韩、新三地设有六大生产基地与两大研发中心，并在超20个国家和地区设立业务机构，能够紧密对接全球客户技术需求，提供高效产业链支持。其产品、服务及技术广泛覆盖网络通讯、移动终端、高性能计算、车载电子、大数据存储、人工智能与物联网、工业智造等主流集成电路系统应用领域。
2024年3月，长电科技计划斥资6.24亿美元现金收购晟碟半导体（上海）80%股权。这一举措不仅扩大了先进闪存存储产品封装和测试产能，还强化了与全球存储巨头西部数据的合作关系，有望在存储芯片需求上扬的市场环境中获益。2024年上半年，公司设计服务事业部顺利完成复杂的先进封装设计和Chiplet仿真项目，并交付给战略关键客户。
2024年第二季度，长电科技实现收入86.45亿元（同比增长36.9%，环比增长26.3%），归母净利润4.84亿元（同比增长25.5%，环比大幅增长258%），扣非归母净利润4.74亿元（同比增长46.9%，环比增长340%），毛利率达14.28%（同比微降0.8个百分点，环比上升2.1个百分点）。
2、通富微电：封测行业全球四强，Chiplet方案国内领先
通富微电作为国内领先、国际先进的集成电路封装测试服务供应商，专注于为全球客户提供从设计仿真到封装测试的一站式解决方案。产品、技术与服务涵盖人工智能、高性能计算、大数据存储、显示驱动、5G网络通讯、信息终端、消费终端、物联网、汽车电子、工业控制等众多领域。公司是AMD最大的封装测试供应商，承接其超80%的订单，并收购了AMD苏州及AMD槟城各85%股权。凭借7nm、5nm、FCBGA、Chiplet等先进技术优势，以及与AMD等行业头部企业的深度合作，通富微电巩固并扩大了先进产品的市场占有率，2022年在全球封测行业的市占率提升至6.51%，位居全球第四。
在全球前十大封测企业中，通富微电营收增速连续三年领跑。2022年公司实现营业收入214.29亿元，同比增长35.52%，但归母净利润为5.02亿元，同比下降47.53%，这主要归因于公司大力开拓高性能处理器、功率器件、存储及显示驱动等优势市场，精准契合国际和国内客户的核心需求。
通富微电构建了国内最为完善的Chiplet封装解决方案，7nm产品已大规模量产，5nm产品也完成研发并逐步实现量产。公司前瞻性布局多芯片组件、集成扇出封装、2.5D/3D等先进封装技术，打造八大封装产品矩阵，已为AMD大规模量产Chiplet产品。在FC产品方面，完成了5nm制程的FC技术产品认证，同时在多芯片MCM技术上具备9颗芯片的MCM封装能力，并推进13颗芯片的MCM研发；在超大尺寸FCBGA-MCM高散热技术上，实现了IndiumTIM等前沿材料的稳定量产，成功开发新型散热片，持续保持在FCBGA封装技术领域的领先地位。
公司承担多项国家级项目并成果丰硕：自建2.5D/3D产线全线贯通，1+4产品及4层/18层堆叠产品研发稳步推进；基于ChipLast工艺的Fan-out技术，实现5层RDL超大尺寸封装（65x65mm）；超大多芯片FCBGAMCM技术，实现最高13颗芯片集成及100x100mm以上超大封装。公司将持续投入以超大尺寸FO及2.5D技术为代表的先进封装技术和产品研发，推进5nm、4nm、3nm新品研发，深化与客户合作，满足客户AI算力等需求。
3、002***：盈利提升，先进封装研发加码
在集成电路市场景气度逐步复苏并迈入稳步增长阶段的大环境下，公司2024年前三季度业绩同比显著增长。公司紧密关注客户需求与市场动态，把握市场回暖机遇，加强与客户的沟通协作，积极拓展与汽车电子、高速运算、人工智能、存储器等终端客户的合作，全力争取订单。2024年前三季度，公司实现营业收入105.31亿元，同比增长30.52%，其中第三季度实现营业收入38.13亿元，同比增长27.98%，环比增长5.56%；前三季度实现归母净利润3.57亿元，同比大幅增长330.83%，其中第三季度实现归母净利润1.34亿元，同比增长571.76%，环比下降18.95%。
受2022-2023年上半年半导体市场下行、终端电子产品需求疲软等因素影响，2022年和2023年公司毛利率持续下滑。但自2023年下半年，尤其是2024年以来，行业呈现回暖态势，公司经营状况改善，毛利率逐步修复。2024年前三季度综合毛利率为12.29%，2024年第一至第三季度单季度毛利率分别为8.52%、12.96%、14.72%。
公司始终将先进封装作为研发重点，相关项目稳步推进。公司重视集成电路封装技术与产品创新，持续加大研发投入，近年来研发投入占营业收入的比例超5%，2024年上半年研发投入达4.23亿元，占营业收入比例为6.29%。
目前公司重点研发Fan-Out、FOPLP、汽车电子、存储器等先进封装技术和产品。公司汽车电子封装产品生产规模不断扩大，2.5D、FOPLP项目有序推进，双面塑封BGASiP、超高集成度uMCP、12寸激光雷达产品等具备量产能力，基于TMV工艺的uPoP、高散热HFCBGA、大尺寸高密度QFN、蓝牙低能耗胎压产品等已实现量产。
2024年上半年，公司获得授权专利11项，其中发明专利9项。公司募集资金投资项目稳步推进，江苏、上海完成生产筹备进入生产阶段，盘古半导体启动FOPLP生产线建设。随着募集资金投资项目和先进封装产业基地的投产，公司产业布局将进一步优化，先进封装产业规模将得到提升。
公司旗下分公司营收同比大幅增长，产能利用率显著提高。公司主要生产基地包括天水、西安、昆山、南京、韶关、Unisem以及新投产的江苏和上海。天水基地以引线框架类产品为主，涵盖驱动电路、电源管理、蓝牙、MCU、NORFlash等产品；西安基地以基板类和QFN、DFN产品为主，涉及射频、MEMS、指纹产品、汽车电子、MCU、电源管理等；南京基地专注于存储器、射频、MEMS等集成电路产品的封装测试；昆山基地从事晶圆级产品封装，主要产品有TSV、Bumping、WLCSP、Fan-Out等；韶关基地以引线框架类封装产品、显示器件和显示模组产品为主；Unisem封装产品包含引线框架类、基板类以及晶圆级产品，以射频类产品为主。
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七、发展前瞻
逻辑芯片：先进封装提升算力的关键领域
先进封装技术主要聚焦于提升逻辑芯片的算力。算力即芯片每秒能够执行的计算任务数量。先进封装主要从以下两方面增强逻辑芯片算力：
其一，提高处理器集成度以提升处理器性能。先进封装让多处理器之间的连接更为快速且紧密，大幅强化了并行处理数据以及进行复杂计算的能力。以AppleM1Ultra芯片为例，它运用硅中介层和硅桥技术连接两块AppleM1Max芯片，实现了显著的性能提升。
其二，通过突破“内存墙”和“功耗墙”来提升计算机算力。当下主流计算机设备采用冯・诺伊曼架构，中央处理器、存储器、控制器等相互独立、各自承担职责。指令和数据需从同一存储器存取，并借助同一总线在处理器与存储器之间传输。控制器下达运算指令后，计算机需先从存储器调用所需数据至处理器，运算结束后再将结果传输回存储器。
在这种架构下，数据在存储器与处理器间频繁读取，引发“内存墙”和“功耗墙”问题。一方面，数据量较大时，处理器与存储器之间的总线带宽有限，导致总线拥堵，数据传输延迟增加；另一方面，数据的反复传输会消耗大量功耗。英特尔研究显示，当半导体工艺达到7nm时，数据搬运功耗高达35pJ/bit，占总功耗的63.7%。
先进封装通过缩短处理器与存储器的连接距离、提高连接效率，能够增大连接带宽，降低传输功耗。比如AMD、海力士、英伟达主推的HBM内存技术，运用TSV和硅中介层等工艺垂直堆叠DRAM芯片，并将CPU/GPU与存储单元封装在一起。
与传统显存GDDR5相比，HBM具有更高的带宽、更小的面积（与GPU总面积相比减少超50%）、更低的功耗（HBM2功耗减少超20%），性能更优，已成为先进高性能计算芯片的首选内存方案。
下游需求驱动：先进封装增速超越传统封装
AI及高性能计算需求的高涨，使得先进封装的景气度高于整体封装行业。依据JWInsights和Yole数据，全球先进封装市场规模有望从2022年的378亿美元增长至2026年的482亿美元，年复合增长率（CAGR）约为6.26%。从全球封装市场结构来看，2022年先进封装的市场份额为47.2%。由于先进封装市场增速超过传统封装市场增速，其市场份额将持续上升，预计到2026年将达到50.2%。
目前，倒片封装在先进封装中占据主导地位，3D堆叠和ED的发展速度较快。根据JWInsights和Yole的数据，Flip-chip是市场规模最大的先进封装工艺，2022年市场规模达290.94亿美元，占比76.7%，其次是3D堆叠（38.33亿美元）、Fan-out（22.05亿美元）、WLCSP（26.98亿美元）、ED（0.78亿美元）。
在各类先进封装工艺中，3D堆叠和ED具有较高的成长性。3D堆叠封装2022年市场规模为38.33亿美元，预计2026年可增长至73.67亿美元，2022-2026年CAGR为18%，主要受高性能运算、AI等领域需求的拉动。
嵌入式基板封装（ED）作为一种先进的封装技术，在5G硬件和CIS等应用场景中有较大的增量空间。2022年ED市场规模为0.78亿美元，预计2026年可增长至1.89亿美元，2022-2026年CAGR为25%。
封装技术迭代：迈向小型化与高集成度
传统封装具备机械保护、电气连接、机械连接以及散热等主要功能。机械保护方面，裸片脆弱，易遭受物理和化学损坏，半导体封装主要通过将芯片和器件密封在环氧树脂模塑料（EMC）等封装材料中，对其进行物理和化学防护。电气连接方面，裸片无法直接与外部电路相连，封装通过在芯片和系统之间建立电气连接，为芯片供电，并为芯片提供信号的输入和输出通道。
机械连接方面，需要将芯片可靠地连接到系统，确保使用时芯片与系统连接良好。散热方面，封装需要快速散发半导体芯片和器件产生的热量。在半导体产品工作时，电流通过电阻会产生热量，半导体封装将芯片完全包裹，如果无法有效散热，芯片可能过热，导致内部晶体管升温过快而无法正常工作。
先进封装在传统封装四大功能的基础上，还承担着提升芯片性能的重任。具体而言，先进封装对芯片性能的提升体现在五个方面：一是促使芯片封装向小型化、高密度化、多功能化发展；二是降低产品功耗、提升产品带宽、减少信号传输延迟；三是能够实现异质异构的系统集成；四是作为延续摩尔定律、提升产品性能的有效途径；五是降低先进节点芯片的设计复杂度和制造成本，缩短开发周期、提高产品良率。
来源：对对趣味财经分享一点号
