摘要：自 20 纳米节点以来，DRAM 工艺技术的进步显著放缓。从 19 纳米到 11 纳米的开发跨越了从 1x 到即将到来的 1d 标记的多个节点，每次仅以 1 到 2 纳米的微小幅度推进。
3D DRAM成为新的焦点。
自 20 纳米节点以来，DRAM 工艺技术的进步显著放缓。从 19 纳米到 11 纳米的开发跨越了从 1x 到即将到来的 1d 标记的多个节点，每次仅以 1 到 2 纳米的微小幅度推进。
目前，平面 DRAM 工艺仍在使用，但制造商通过在晶圆上采用垂直堆叠技术，有效提升了产品的性能与能效。尽管芯片密度的提升较为缓慢，但这对于高带宽内存（HBM）等应用依然至关重要，只有部分工艺代能够通过更高密度的芯片来满足不断增长的容量需求。与此同时，随着工艺推进复杂性增加，缩小维度带来的效益逐渐降低，每比特成本不再因工艺进步而下降。以三星电子的 1b 工艺为例，其采用五层极紫外（EUV）光刻技术，导致制造成本居高不下。虽然 DRAM 市场在短期内不会消失，但其缓慢的工艺进步正威胁着它在尖端技术领域的地位。毕竟，高科技行业通常凭借快速发展获取丰厚利润，这也使得 DRAM 制造商对当前的发展停滞深感忧虑。
在 10nm 以下制程范围，多数 DRAM 公司聚焦于 3D DRAM 技术。不过，三星计划在 1d 工艺节点后引入垂直通道晶体管（VCT）。该晶体管将平面结构垂直重新定向，可将存储单元占用空间从 6f² 减少到 4f²（“f” 代表半导体工艺特征尺寸） 。但这种工艺改进只是 10nm 尺度下的一次性进步，缺乏进一步扩展的潜力，且与未来 3D DRAM 工艺关联性不大，其研究效益也仅为暂时的，因此并非所有 DRAM 公司都选择这一技术路径。
关于 3D DRAM 技术，值得探讨的并非其为何现在才被采用，而是为何此前一直延迟。事实上，主要 DRAM 制造商早在 2013 - 2014 年左右就开始应用 3D NAND 技术，当时 DRAM 工艺已接近 25 至 20 纳米，正朝着 10 纳米以下的挑战迈进。按理说，采用成熟的 3D 工艺技术来改进停滞的 DRAM 工艺是顺理成章的。然而，DRAM 的固有结构特性给制造带来了特殊挑战。要通过 3D 工艺成功生产电路，需满足包括高度重复性等特定标准，这一点使得 DRAM 等内存阵列理论上适合 3D 处理技术。
海力士在半导体会议VLSI 2024上提交了一份关于3D DRAM的研究论文，指出其五层堆叠的3D DRAM生产良率达到了56.1%，实验中的3D DRAM显示出与目前使用的2D DRAM相似的特性。这是海力士首次披露其3D DRAM开发的具体数据和运行特性。海力士还在研究将IGZO材料应用于3D DRAM，以解决带宽和延迟方面的挑战。IGZO是由铟、镓、氧化锌组成的金属氧化物材料，大致分为非晶质IGZO和晶化IGZO。其中，晶化IGZO是一种物理、化学稳定的材料，在半导体工艺过程中可保持均匀的结构，海力士研究的正是这种材料，其最大优势是其低待机功耗，这种特点适合要求长续航时间的DRAM晶体管，改善DRAM的刷新特性。
美光在2019年就开始了3D DRAM的研究工作。截止2022年8月，美光已获得了30多项3D DRAM专利。相比之下，美光专利数量是三星和SK海力士这两家韩国芯片制造商的两三倍。美光表示，3D DRAM正在被讨论作为继续扩展DRAM的下一步。为了实现3D DRAM，整个行业都在积极研究，从制造设备的开发、先进的ALD、选择性气相沉积、选择性蚀刻，再到架构的讨论。根据Yole表述，美光提交了与三星电子不同的3D DRAM专利申请，美光的方法是在不放置Cell的情况下改变晶体管和电容器的形状。
在 3D 处理中，内存层之间的材料最好能够共享，如在 TCAT（太比特单元阵列晶体管）3D NAND 技术中，多晶硅等栅极控制材料和氮化硅等电荷捕获材料可在各层间共享，这简化了垂直集成，仅需 4 或 5 个光掩模就能生产 32 层存储器。但 3D DRAM 结构面临更多难题，例如为防止存储单元之间的信号串扰，需要完全隔离电容器；高迁移率通道无法在深且高深宽比的沟槽中使用轻掺杂多晶硅；跨图层的共享材料也只能局限于字行或位行，具体取决于设计是侧重更简单的垂直处理还是最小区域使用。此外，相比 NAND，DRAM 对性能和延迟要求更高，堆叠层的感应电容会降低性能和信号完整性。这些挑战使得 3D DRAM 的实现比 3D NAND 更为复杂，从而导致其应用被推迟。
总体而言，DRAM 在高科技行业的未来发展很大程度上取决于 3D DRAM 技术的突破。而无电容 DRAM 等替代概念，常因数据保留时间无法达到当前 DRAM 标准而难以推广。
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来源：半导体产业纵横
